جملة Case في Verilog: فك ترميز متعدد الطرق بالطريقة الصحيحة

التفرع متعدد الطرق

case هو بناء الإرسال المسطح في Verilog. تعطيه تعبيرًا؛ فيختار الفرع المُطابق:

case (expression)
    pattern_1: statement_1;
    pattern_2: statement_2;
    pattern_3: begin
        statement_3a;
        statement_3b;
    end
    default: default_statement;
endcase

بنيويًا يشبه switch في C، لكن:

• لا break - كل فرع ينتهي ضمنيًا بالفرع التالي.
• الأنماط يمكن أن تكون vectors، لا فقط أعداد صحيحة.
• تحوّل أداة التركيب الكل إلى mux مسطح (أو فاكّ ترميز one-hot عندما تجعل الأنماط ذلك ممكنًا).

مثال عملي: mux 4-إلى-1

module mux4(
    input  wire [1:0] sel,
    input  wire [7:0] in0, in1, in2, in3,
    output reg  [7:0] out
);
    always @(*) begin
        case (sel)
            2'd0: out = in0;
            2'd1: out = in1;
            2'd2: out = in2;
            2'd3: out = in3;
            default: out = 8'bx;
        endcase
    end
endmodule

module test;
    reg [1:0] sel;
    wire [7:0] out;
    wire [7:0] a = 8'hA0, b = 8'hB0, c = 8'hC0, d = 8'hD0;

    mux4 dut(.sel(sel), .in0(a), .in1(b), .in2(c), .in3(d), .out(out));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            sel = i[1:0];
            #1 $display("sel=%0d out=%h", sel, out);
        end
        $finish;
    end
endmodule

جسم case له أربعة أنماط صريحة إضافة إلى default. ترى أداة التركيب دخل 2 بت يُعيَّن على إحدى أربع قيم وتُصدر multiplexer 4-إلى-1. نظيف، مسطح، سريع.

لماذا تحتاج default

لـ case التوافقي، حذف default نفس فخ if بلا else: أي قيمة دخل غير مُطابَقة تترك out غير مُسند، فتستنتج أداة التركيب latch.

لـ sel بـ 2 بت، الأنماط أعلاه تغطّي القيم الأربع الممكنة - لذا نظريًا default زائد. عمليًا:

1. أداة التركيب لا تُثبت دائمًا أن الحالات شاملة.
2. المُحدّد قد يكون x أو z في المحاكاة، وهو لا يطابق أي حالة صريحة.
3. إضافة حالة جديدة لاحقًا قد تترك السلوك الافتراضي غير محدد.

اكتب دائمًا default. لآلات الحالة ومنطق mux حيث تعرف أن الافتراضي غير قابل للوصول، إسناد 'x:

default: out = 8'bx;

…يخبر أداة التركيب "هذا don't-care، حسّن بحرية" ويُظهر x أحمر براق في المحاكاة إن وُصلت الحالة غير القابلة للوصول. هذا أفضل ما في العالمين.

آلة حالة في case

الاستخدام الكلاسيكي لـ case هو منطق انتقال الحالة لآلة حالة منتهية:

module traffic_light(
    input  wire       clk,
    input  wire       reset,
    output reg  [1:0] light    // 00=red, 01=yellow, 10=green
);
    localparam RED    = 2'd0;
    localparam GREEN  = 2'd1;
    localparam YELLOW = 2'd2;

    reg [1:0] state;
    reg [3:0] timer;

    always @(posedge clk) begin
        if (reset) begin
            state <= RED;
            timer <= 4'd0;
        end else if (timer == 4'd0) begin
            case (state)
                RED:    begin state <= GREEN;  timer <= 4'd6; end
                GREEN:  begin state <= YELLOW; timer <= 4'd2; end
                YELLOW: begin state <= RED;    timer <= 4'd5; end
                default: begin state <= RED;   timer <= 4'd0; end
            endcase
        end else begin
            timer <= timer - 4'd1;
        end
    end

    always @(*) light = state;
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [1:0] light;
    traffic_light dut(.clk(clk), .reset(reset), .light(light));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #200 $finish;
    end

    always @(posedge clk)
        $display("t=%0t light=%0d", $time, light);
endmodule

كتلة case (state) هي منطق انتقال الحالة. كل فرع يقرر ما الحالة التالية وكم يبقى فيها. default غير قابل للوصول هنا (نغطّي RED/GREEN/YELLOW بشكل شامل في فضاء 2 بت)، لكنه موجود كشبكة أمان - إن أصبحت state بطريقة ما 2'd3، تُعيد FSM ضبط نفسها بنظافة إلى RED بدلًا من التعليق.

آلات الحالة المنتهية تتعمق في هذا النمط.

عدة أنماط لكل فرع

يمكنك سرد عدة أنماط تتشارك جملة واحدة، مفصولة بفواصل:

case (opcode)
    4'h0, 4'h1, 4'h2: result = a + b;
    4'h3, 4'h4:       result = a - b;
    4'h8:             result = a & b;
    default:          result = 8'd0;
endcase

هذان opcodes كلاهما يعني "اطرح"، وثلاثة تعني "اجمع". تجمع أداة التركيب الأنماط بـ OR للمقارن.

casez وcasex: مطابقة Don't-Care

أحيانًا تريد مطابقة نمط ببعض البتات غير محددة - "أي opcode يبدأ بـ 010":

casez (opcode)
    8'b010?_????: instruction = ALU_OP;
    8'b110?_????: instruction = LOAD_OP;
    8'b1110_????: instruction = JUMP_OP;
    default:      instruction = UNKNOWN;
endcasez

casez يعامل ? (وz) في النمط كـ don't-cares. كل ? يطابق 0 أو 1. مفيد لفك ترميز تنسيقات التعليمات حيث لا تُستخدم بعض مواضع البتات لفئات opcode معينة.

casex يمتد ذلك ليعامل x كـ don't-care أيضًا. casex خطر لأن الإشارات غير المُهيّأة (التي هي x في المحاكاة) تطابق كل حالة، فتُنتج سلوكًا مفاجئًا. معظم دلائل الأسلوب الحديثة توصي بـ casez وتحظر casex.

في SystemVerilog تحصل أيضًا على case inside، وهو أنظف نسخة على الإطلاق - يقبل النطاقات والقوائم - لكن Verilog العادي يتوقف عند casez.

case مقابل سلسلة if/else if

البناءان يمكن أن يعبّرا عن قرارات متعددة الطرق، لكنهما يُركَّبان إلى عتاد مختلف:

• case هو إرسال مسطح. يمكن لأداة التركيب إنتاج فاكّ ترميز one-hot، أو شجرة mux متوازنة، أو هياكل مسطحة أخرى. وقت ثابت للتقييم.
• if/else if هو سلسلة أولوية. تُنتج أداة التركيب تتابعًا حيث كل مستوى يضيف تأخيرًا. أبطأ لوغاريتميًا.

وظيفيًا متداخلان. أسلوبيًا: استخدم case عندما تتعلق الشروط بقيمة تعبير واحد. استخدم if/else if عند وجود أولوية حقيقية أو عندما تتضمن الشروط إشارات مختلفة.

// Better as case:
if      (sel == 2'd0) out = a;
else if (sel == 2'd1) out = b;
else if (sel == 2'd2) out = c;
else                  out = d;

// Better as if/else if:
if      (urgent_event)  next_state = HANDLE_URGENT;
else if (timer_expired) next_state = TIMEOUT;
else if (data_ready)    next_state = PROCESS;
else                    next_state = state;

الشروط الثلاثة الأولى كلها "ما هي sel؟" - case تُقرأ أكثر طبيعية وتُركَّب أكثر تسطيحًا. الشروط الثلاثة الثانية أحداث مستقلة بأولوية واضحة - if/else if خيار أفضل.

ماذا بعد

المستند الأخير في هذا الفصل - حلقات For - يغطّي for في Verilog والشيء المفاجئ الذي يحدث عند استخدامها في شيفرة قابلة للتركيب. ثم ننتقل إلى المنطق التسلسلي وFSMs بجدية.