حلقات For في Verilog: مُنشَرة في وقت الترجمة

المظهر الشبيه بالبرمجيات

حلقة for في Verilog نسخة من حلقة C:

for (i = 0; i < 8; i = i + 1) begin
    // body
end

نفس الأجزاء الثلاثة: المُهيِّئ، الشرط، الزيادة. الجسم يعيد التشغيل طالما الشرط صحيح.

في testbench، يتصرف هذا تمامًا كما تتوقع من البرمجيات. يمر المحاكي بكل تكرار بدوره:

module testbench_for;
    integer i;
    initial begin
        for (i = 0; i < 4; i = i + 1)
            $display("iteration i=%0d", i);
        $finish;
    end
endmodule

أربعة تكرارات، أربعة سطور خرج. بلا مفاجآت.

تأتي المفاجأة عندما تضع حلقة for داخل شيفرة قابلة للتركيب.

النشر (Unroll)

حلقة for في كتلة always قابلة للتركيب لا تصبح حلقة وقت تشغيل في العتاد. تنشرها أداة التركيب في وقت elaboration - توسّعها إلى N نسخة من الجسم، حيث N هو عدد التكرارات:

module count_ones(
    input  wire [7:0] data,
    output reg  [3:0] count
);
    integer i;
    always @(*) begin
        count = 0;
        for (i = 0; i < 8; i = i + 1) begin
            if (data[i]) count = count + 1;
        end
    end
endmodule

module test;
    reg [7:0] d;
    wire [3:0] c;
    count_ones dut(.data(d), .count(c));

    initial begin
        d = 8'b0000_0000; #1 $display("data=%b count=%0d", d, c);
        d = 8'b1111_1111; #1 $display("data=%b count=%0d", d, c);
        d = 8'b1010_1100; #1 $display("data=%b count=%0d", d, c);
        d = 8'b0010_0001; #1 $display("data=%b count=%0d", d, c);
        $finish;
    end
endmodule

تلك تبدو كحلقة. في المحاكاة، يمر المحاكي فعلًا بثمانية تكرارات. في التركيب، تُنشر الحلقة إلى ثمانية فحوصات متوازية لـ data[0] حتى data[7]، كلها تحدث في نفس الوقت. ترى أداة التركيب:

count = 0;
if (data[0]) count = count + 1;
if (data[1]) count = count + 1;
if (data[2]) count = count + 1;
...
if (data[7]) count = count + 1;

…ثم تحوّل التسلسل إلى شجرة جامعات. سلوك وقت التشغيل هو "انظر إلى كل البتات الثماني في وقت واحد واحسب كم منها يساوي 1"، في مسح توافقي واحد.

التضمين: حلقة for في Verilog القابل للتركيب ليست مجانية. حلقة بـ 64 تكرارًا تصبح 64 نسخة من الجسم في العتاد. إن كان الجسم معقدًا، فقد بنيت كتلة توافقية كبيرة. استخدم الحلقات عندما يكون N صغيرًا (حفنة إلى عشرات قليلة). للأعداد الأكبر، تريد عادةً عدّادًا متزامنًا مع clock وآلة حالة.

حدود ثابتة مطلوبة

يمكن لأداة التركيب نشر الحلقة فقط إن عرفت N في وقت elaboration. هذا يعني أن حدود الحلقة يجب أن تكون ثوابتًا:

// Works - bound is constant
for (i = 0; i < 8; i = i + 1) ...

// Works - bound is a parameter
for (i = 0; i < WIDTH; i = i + 1) ...

// Doesn't synthesize - bound depends on a runtime signal
for (i = 0; i < dynamic_count; i = i + 1) ...

الشكل الأخير قد يعمل في المحاكاة، لكن أداة التركيب سترفضه. إن احتجت فعلًا حلقة معدودة في وقت التشغيل، فابنِها بآلة حالة متزامنة مع clock وregister عدّاد - العتاد ليس له حلقات بعدد تكرار متغير كما في البرمجيات.

generate for مقابل for الإجرائية

بناء منفصل لكن مرتبط هو generate for، الذي يستخدم genvar ويعيش خارج كتل always:

genvar i;
generate
    for (i = 0; i < 8; i = i + 1) begin : g
        bit_inverter inv(.x(in[i]), .y(out[i]));
    end
endgenerate

ذلك يطبع 8 نسخ من bit_inverter (مُغطّى في Module Instantiation). إنه هيكلي - تقول "اصنع 8 نسخ من هذا sub-module" - لا سلوكي.

تمييز سريع:

• for إجرائية (داخل always) - تنشر الجمل داخل كتلة سلوكية واحدة.
• for للتوليد (خارج always) - تُكرّر بناءات هيكلية كاملة: instances، جمل assign، كتل مُسماة.

استخدم ما يطابق ما تكرره.

متى تتألق for: عمليات Vector

الحلقات في أفضل حالاتها عندما تقوم بنفس العملية لكل بت في vector. عدّ السكان، parity، عكس البايتات، توليد جدول البحث:

module reverse_bytes(
    input  wire [31:0] in,
    output reg  [31:0] out
);
    integer i;
    always @(*) begin
        for (i = 0; i < 32; i = i + 1) begin
            out[i] = in[31 - i];
        end
    end
endmodule

module test;
    reg  [31:0] x;
    wire [31:0] y;
    reverse_bytes dut(.in(x), .out(y));

    initial begin
        x = 32'hDEAD_BEEF; #1 $display("in=%h out=%h", x, y);
        x = 32'h0000_0001; #1 $display("in=%h out=%h", x, y);
        $finish;
    end
endmodule

32 تكرارًا، كل واحد يفعل إسناد بت واحدة - أكثر قابلية للقراءة بكثير من كتابة 32 إسناد wire يدويًا. تنشرها أداة التركيب بنظافة.

while وrepeat وforever

بعد for، لـ Verilog ثلاث بناءات حلقة أخرى - في الغالب لـ testbenches:

// Run until a condition fails
while (~done) begin
    @(posedge clk);
    cycles = cycles + 1;
end

// Run N times - simpler than for when you don't need a counter
repeat (8) @(posedge clk);

// Run forever - clock generators, monitoring loops
always #5 clk = ~clk;
forever begin
    @(posedge clk);
    $display("count=%0d", count);
end

while وrepeat وforever قابلة للتركيب فقط في حالات ضيقة (لا سيما repeat بعدد ثابت وجسم متزامن مع clock). في testbenches أدوات مفيدة؛ في RTL القابل للتركيب فضّل for معدودة إضافة إلى آلة حالة صريحة.

for إجرائية في testbenches

في testbench، تتصرف حلقات for كما تفعل البرمجيات. استخدمها بحرية:

module sweep_test;
    reg [7:0] a, b;
    wire [8:0] sum;

    assign sum = a + b;

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            for (integer j = 0; j < 4; j = j + 1) begin
                a = i;
                b = j;
                #1 $display("%0d + %0d = %0d", a, b, sum);
            end
        end
        $finish;
    end
endmodule

حلقات متداخلة تمسح كل تركيب من دخلين 2-بت. يشغّل المحاكي التكرارات تتابعيًا. لا قلق بشأن النشر - testbenches لا تُركَّب.

أخطاء شائعة

استخدام حلقة for في شيفرة قابلة للتركيب بحدّ غير ثابت. سترفضها أداة التركيب. إن كان الحد وقت تشغيل، ابنِ عدّادًا وآلة حالة.

نسيان أن جسم الحلقة يصبح عتادًا متوازيًا. حلقة بـ 64 تكرارًا بضرّاب في الجسم هي 64 ضرابًا متوازيًا - على الأرجح ليس ما تريد. لـ datapaths واسعة، ابنِ ضرابًا واحدًا وغذّه تتابعيًا.

خلط integer i وreg اسمه i. الاثنان نطاقان مختلفان؛ الـ integer يفوز داخل الحلقة. اختر أسماء واضحة لتفادي الالتباس.

ماذا بعد

لديك الآن كل بناء إجرائي يقدمه Verilog. الفصل التالي يجمع كل ذلك في الأنماط التي يشحنها مصممو الرقمي فعلًا: المنطق المتزامن مع clock - flip-flops، registers، وpipelines - وآلات الحالة المنتهية - الاصطلاح القياسي لأي متحكم بأوضاع تشغيل متعددة.