Concatenation وReplication في Verilog: العوامل {}

عاملان صغيران يستحقان وجودهما

Verilog له شكلا {}:

1. Concatenation - {a, b, c} - يلصق إشارات متعددة في واحدة أوسع.
2. Replication - {N{pattern}} - ينسخ نمطًا N مرة.

ستستخدم كليهما باستمرار. كل مرة يحتاج bus إلى تقسيم أو ضم أو حشو أو تمديد بالإشارة، أحد هذين العاملين هو الجواب.

Concatenation: {a, b, c}

أبسط حالة: تكديس إشارتين في واحدة:

module concat_demo;
    wire [3:0] a = 4'hA;
    wire [3:0] b = 4'h5;
    wire [7:0] combined = {a, b};   // 8 bits: AAAA_0101

    initial begin
        $display("a        = %b (%h)", a, a);
        $display("b        = %b (%h)", b, b);
        $display("combined = %b (%h)", combined, combined);
        $finish;
    end
endmodule

قراءة من اليسار لليمين: a هو النصف العالي، b هو النصف الأدنى. أول معامل داخل {} هو الأكثر أهمية. عرض النتيجة هو مجموع عروض المعاملات.

يمكنك ربط أي عدد من المعاملات:

wire [31:0] word = {byte3, byte2, byte1, byte0};

ويمكن أن تكون المعاملات بعروض مختلفة:

wire [11:0] frame = {start_bit, data_byte, parity, stop_bit};
//                    1 bit      8 bits     1 bit   2 bits  = 12

قاعدة شائعة: كل معاملات concatenation يجب أن يكون لها عرض صريح. الثوابت غير محددة الحجم (1 بدلًا من 1'b1) تُسبّب أخطاء لأن المُحلّل لا يعرف كم بت يخصص. اكتب دائمًا 1'b0 أو 1'b1 أو 4'd0، لا 0 أو 1 المجردين داخل {}.

Concatenation على الطرف الأيسر

concatenation على LHS لإسناد تقسّم إشارة واسعة إلى أجزائها:

module split;
    wire [7:0] a = 8'd200;
    wire [7:0] b = 8'd100;
    wire [8:0] full_sum = a + b;
    wire carry_out;
    wire [7:0] sum_bits;

    // Split the 9-bit sum into a carry bit and an 8-bit sum
    assign {carry_out, sum_bits} = full_sum;

    initial begin
        #1 $display("a + b = %0d, carry_out=%b, sum_bits=%0d",
                    full_sum, carry_out, sum_bits);
        $finish;
    end
endmodule

هذا النمط المعتاد لجامع-مع-carry. {carry_out, sum_bits} هو هدف واحد 9 بت على يسار الإسناد، وتُوزَّع البتات: البت العليا إلى carry_out، والـ 8 السفلى إلى sum_bits.

LHS concatenation يعمل في assign وفي الكتل الإجرائية:

always @(posedge clk) begin
    {high_byte, low_byte} <= incoming_word;
end

Replication: {N{pattern}}

عامل replication ينسخ نمطًا عددًا ثابتًا من المرات. الشكل {N{pattern}} - عدد، ثم النمط بين زوج من الأقواس الخاصة به:

module replicate;
    initial begin
        $display("{8{1'b1}}        = %b", {8{1'b1}});         // 11111111
        $display("{4{1'b1}}        = %b", {4{1'b1}});         // 1111
        $display("{4{2'b10}}       = %b", {4{2'b10}});        // 10101010
        $display("{2{4'hA}}        = %h", {2{4'hA}});         // AA
        $display("{3{3'b101}}      = %b", {3{3'b101}});       // 101101101
        $finish;
    end
endmodule

N يجب أن يكون ثابتًا - يحتاج المترجم لمعرفة عرض النتيجة عند elaboration. النمط يمكن أن يكون حرفًا أو parameter أو أي تعبير عرضه معروف.

لا تنس الأقواس الداخلية. {8 1'b1} خطأ صياغي؛ {8{1'b1}} صحيح. {} الخارجية هي العامل؛ {...} الداخلية تلفّ النمط المُكرَّر.

دمج الاثنين: التمديد بالإشارة وبالأصفار

العاملان يتركبان طبيعيًا لبناء قيم أوسع:

module extension;
    wire [7:0] a_unsigned = 8'h7F;
    wire [7:0] a_negative = 8'hFF;   // would be -1 as signed

    // Zero-extend to 16 bits
    wire [15:0] zext = {8'b0, a_unsigned};

    // Sign-extend to 16 bits: replicate the top bit of a_negative
    wire [15:0] sext = { {8{a_negative[7]}}, a_negative };

    initial begin
        $display("a_unsigned    = %b -> zext = %b", a_unsigned, zext);
        $display("a_negative    = %b -> sext = %b", a_negative, sext);
        $finish;
    end
endmodule

النمط { {8{a_negative[7]}}, a_negative } هو النمط القياسي لتمديد الإشارة. اقرأه: كرر بت الإشارة ثماني مرات، ثم ألحق البتات الـ 8 الأصلية. صافي النتيجة: تمثيل 16 بت بـ two's-complement لنفس الرقم.

للتوسيع الـ unsigned، يمكنك الاعتماد على الإسناد - Verilog يُمدّد بالأصفار تلقائيًا عندما يكون الهدف أوسع:

wire [15:0] zext_auto = a_unsigned;   // works, top 8 bits are 0

لكن تمديد الإشارة لا يحدث ضمنيًا أبدًا ما لم يكن كل من المعامل والهدف مُعلنين signed. اصطلاح replication الصريح أكثر أمانًا.

أنماط مفيدة

بناء قناع من N واحدات

parameter N = 5;
wire [31:0] mask = { {32-N{1'b0}}, {N{1'b1}} };
// e.g. with N=5, mask = 32'h0000_001F

عكس vector

لا يوجد عكس مدمج في Verilog، لكن يمكنك كتابة واحدة inline مع concatenation:

wire [3:0] forward  = 4'b1010;
wire [3:0] reversed = {forward[0], forward[1], forward[2], forward[3]};
// reversed = 4'b0101

لـ vectors أوسع، حلقة generate أو function أنظف.

حزم الرايات في بايت حالة

wire [7:0] status = {
    error_flag,    // [7]
    overflow,      // [6]
    underflow,     // [5]
    ready,         // [4]
    busy,          // [3]
    1'b0,          // [2] reserved
    1'b0,          // [1] reserved
    valid          // [0]
};

خانات الـ reserved بـ 1 بت لها عروض صريحة - أبدًا 0 مجرد داخل {}.

أخطاء شائعة

ثوابت غير محددة الحجم داخل {}. {a, 0} خطأ صياغي أو صفر 32 بت. حدد العرض دائمًا: {a, 1'b0}.

نسيان الأقواس الداخلية في replication. {8 1'b1} لا يُحلَّل؛ {8{1'b1}} يُحلَّل.

الخلط في الترتيب. {a, b} يضع a على الجانب العالي وb على الأدنى. اعكس افتراضك وستحصل على ترتيب بايت معكوس في مكان ما.

replication صفر مرات. {0{...}} غير شرعي في Verilog القياسي. SystemVerilog يسمح بها (وتُنتج نتيجة بعرض صفر). Verilog العادي سيرفضها.

ماذا بعد

شاهدت الآن كل عامل في Verilog. الفصل التالي يبدّل التروس ويغوص في البنية - كيف تتصل modules ببعضها، وقواعد المنافذ، وصياغة أخذ نسخة من sub-modules لبناء تصاميم أكبر.