عوامل Verilog: حسابية، مقارنة، منطقية، وشرطية

ماذا يعني "عامل" في Verilog

العوامل تأخذ تعابير حاملة للإشارات وتُنتج تعابير جديدة حاملة للإشارات. a + b عتاد - تحوّله أداة التركيب إلى جامع. a == b عتاد - يبني مقارنًا. لا شيء من هذا "شيفرة تعمل"؛ كله "دارات يصفها العامل".

قائمة العوامل بأكملها صغيرة كفاية للحفظ. هذا المستند يغطّي العوامل الحسابية والمقارنة والمنطقية والشرطية. Bitwise وReduction يغطّي العوامل على مستوى البتات التي ليس لها مقابلات مباشرة في البرمجيات.

الحساب: + - * / %

module arithmetic;
    initial begin
        $display("17 +  5 = %0d", 17 + 5);
        $display("17 -  5 = %0d", 17 - 5);
        $display("17 *  5 = %0d", 17 * 5);
        $display("17 /  5 = %0d", 17 / 5);   // integer division: 3
        $display("17 %% 5 = %0d", 17 % 5);   // modulo: 2
        $display("-3 *  4 = %0d", -3 * 4);   // works with signed
        $finish;
    end
endmodule

ثلاثة أشياء يجب معرفتها:

1. القسمة هي قسمة أعداد صحيحة. 7/2 هو 3، لا 3.5. ليس لـ Verilog نوع float (حسنًا، real، لكنه للمحاكاة فقط).
2. القسمة وmodulo باهظتان في العتاد. /4 لا بأس بها (تحوّلها أداة التركيب إلى إزاحة لليمين)، لكن /n لـ n متغيرة بوقت تشغيل تبني مُقسِّم متعدد الدورات لا تريده غالبًا.
3. الفيضان يلتفّ. جمع قيمتي unsigned بـ N بت يتجاوزان N بت يُقصّر إلى N بت. إن أردت التقاط الـ carry، أعلن النتيجة أوسع ببت واحدة:

wire [7:0] a, b;
wire [8:0] sum = a + b;   // 9-bit sum captures carry out

المقارنة: == != < > <= >=

module comparison;
    initial begin
        $display("5 ==  5 = %b", 5 == 5);
        $display("5 !=  3 = %b", 5 != 3);
        $display("5 <   3 = %b", 5 < 3);
        $display("5 >=  5 = %b", 5 >= 5);

        // Watch out: comparing with x produces x, not 0
        $display("1'bx == 1'b0 = %b", 1'bx == 1'b0);   // x
        $display("1'bx === 1'b0 = %b", 1'bx === 1'b0); // 0

        $finish;
    end
endmodule

كل عوامل المقارنة الست تُرجع نتيجة بت واحدة: 1 إن صحيح، 0 إن خاطئ، x إن كان لأي معامل بت x أو z. للتعامل مع حالة x/z، استخدم === و!== (عوامل المساواة الصارمة) المُغطّاة في قيم X وZ.

<= هنا هو عامل المقارنة (أصغر من أو يساوي). نفس الأحرف أيضًا تعني non-blocking assignment في كتلة إجرائية (q <= d). السياق يُميّز بينهما: داخل تعبير هو مقارنة؛ على يسار قيمة تُسند، هو إسناد. التداخل مربك لكنه غير ملتبس على المُحلّل.

المنطقي: && || !

العوامل المنطقية تعامل معاملاتها كـ booleans (أي شيء غير صفر صحيح، صفر خاطئ) وتُنتج نتيجة بت واحدة:

module logical;
    initial begin
        $display("(5 > 3) && (2 < 4) = %b", (5 > 3) && (2 < 4));
        $display("(5 > 3) || (2 > 4) = %b", (5 > 3) || (2 > 4));
        $display("!(5 > 3)           = %b", !(5 > 3));

        // Logical on multi-bit values: anything nonzero is "true"
        $display("4'b1100 && 4'b0011 = %b", 4'b1100 && 4'b0011);   // 1
        $display("4'b1100 || 4'b0000 = %b", 4'b1100 || 4'b0000);   // 1
        $finish;
    end
endmodule

التمييز الحاسم لاستيعابه: && المنطقي ليس & على مستوى البتات.

4'b1100 && 4'b0011   // 1 (both are non-zero, logical AND is true)
4'b1100 &  4'b0011   // 4'b0000 (no bit positions are 1 in both)

نفس الشيء لـ || مقابل |. استخدم المنطقي في شروط if ومُسنَدات ?:؛ استخدم bitwise عندما تريد كل موضع بت أن يعمل AND/OR باستقلال.

&& و|| يستخدمان short-circuit بمعنى C: الطرف الأيمن لا يُقَيَّم إن كانت النتيجة محددة بالفعل من اليسار. هذا يهم لـ testbenches التي تفحص مؤشرات أو استدعاءات دوال؛ نادرًا ما يهم لـ RTL القابل للتركيب حيث كل شيء يحدث بالتوازي على أي حال.

العامل الشرطي: ?:

الثلاثي هو صديقك الأفضل لبناء muxes وتعابير شرطية:

module muxes;
    wire [3:0] a = 4'hA;
    wire [3:0] b = 4'hB;
    wire sel;

    // 2-to-1 mux:
    wire [3:0] out = sel ? a : b;

    // 4-to-1 mux as a chain of ?:
    reg [1:0] sel4;
    wire [3:0] in0, in1, in2, in3;
    wire [3:0] out4 = (sel4 == 2'd0) ? in0
                    : (sel4 == 2'd1) ? in1
                    : (sel4 == 2'd2) ? in2
                    : in3;

    initial begin
        $display("a=%h b=%h out=%h",  a, b, out);
        $finish;
    end
endmodule

النمط cond ? a : b هو multiplexer 2-إلى-1 بـ 1-bit-select في العتاد. تسلسلها لا بأس به لاختيارات 3- و4-طرق، لكن بعد ذلك جملة case (المُغطّاة في Case Statement) أوضح بشكل كبير.

عامل ?: هو أيضًا الطريقة القياسية لإعطاء register قيمة افتراضية تتجاوزها أحيانًا فقط:

next_value = update ? new_data : next_value;

قواعد العرض: مأزق المبتدئين

قواعد عرض Verilog للعوامل الحسابية مشهورة بكونها مفاجئة. الإصدار القصير:

• عرض النتيجة هو الحد الأقصى لعروض المدخلات.
• إن أُسندت النتيجة إلى شيء أوسع، تُمدّد بالأصفار (أو بالإشارة إن signed).
• عرض الحسابات الوسيطة هو أيضًا عرض النتيجة، وهذا يعني أن الفيضان يحدث في الوسيط.

module width_trap;
    reg [7:0]  a, b;
    reg [15:0] product;

    initial begin
        a = 8'd200;
        b = 8'd200;

        // a * b "should" be 40000 (fits in 16 bits)
        // but the multiply happens at 8 bits, overflows, then assigns
        product = a * b;
        $display("8-bit *: product = %0d (expected 40000)", product);

        // Fix: cast one operand to wider before multiplying
        product = {8'b0, a} * b;
        $display("widened: product = %0d", product);

        $finish;
    end
endmodule

الضرب الأول يفيض لأن عرضي المعاملين 8 بت، وعرض النتيجة لذلك 8 بت، و40000 لا تتسع. الثاني يعمل لأننا وسّعنا a صراحةً قبل الضرب.

تقنيات الإصلاح:

• استخدم عامل التسلسل {8'b0, a} للتمديد بالأصفار.
• استخدم $unsigned(a) أو $signed(a) للتأثير على التفسير.
• مدّد تعابير وسيطة إلى عروض أوسع عند الشك.

أسبقية العوامل

لن تحفظ الجدول، لكنك ستعتمد على بعض القواعد:

• * و/ و% ترتبط أوثق من + و-.
• المقارنة ترتبط أوثق من المنطقي (&&، ||).
• العامل الشرطي ?: له أسبقية منخفضة جدًا - عادةً تحتاج أقواسًا حول فروعه في تعابير أكبر.
• عند الشك، استخدم الأقواس. المحاكي لا يحاسبك بالحرف.

out = (mode == 2'd0) ? a + b : a - b;   // clearer with parens

ماذا بعد

غطّيت كل عامل يشبه نظيره في البرمجيات. المستند التالي - Bitwise وReduction - يتعامل مع العوامل التي ليس لها مقابلات مباشرة في البرمجيات: bitwise AND/OR/XOR لكل بت، إضافة إلى أشكال reduction التي تختصر vector كاملًا إلى بت واحدة.