كتلة Initial في Verilog: تشغيل شيفرة الإعداد عند بدء المحاكاة

كتلة إجرائية لقطة واحدة

initial begin ... end شقيق always. الفرق: initial تعمل مرة واحدة بالضبط، بدءًا من الزمن 0، ثم تنتهي. لا قائمة حساسية ولا تكرار.

توجد لسبب واحد: إعداد testbench. ضبط القيم الأولية، إطلاق التحفيز، فتح ملفات السجل، استدعاء $finish بعد وقت محاكاة ثابت - كل الأشياء التي تريد حدوثها مرة عند بداية تشغيل، بترتيب معروف.

module simple_init;
    reg [7:0] data;

    initial begin
        $display("hello at time %0t", $time);
        data = 8'hA5;
        #10;
        $display("after 10 time units, data = %h", data);
        $finish;
    end
endmodule

اخطُ ما يفعله المحاكي:

1. الزمن يتقدم إلى 0.
2. كتلة initial تبدأ. $display الأولى تطبع.
3. data يُضبط على 8'hA5.
4. #10 يُقدّم الزمن المُحاكَى بـ 10 وحدات.
5. $display الثانية تطبع.
6. $finish تنهي المحاكاة.

الكتلة عملت مرة. لا مرور ثانٍ.

الهيكل المعتاد لـ testbench

كل testbench ستكتبه تقريبًا يستخدم كتلة initial كهذه:

module dut(
    input  wire        clk,
    input  wire        reset,
    input  wire [3:0]  in,
    output reg  [3:0]  out
);
    always @(posedge clk) begin
        if (reset) out <= 4'd0;
        else       out <= in;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [3:0] in;
    wire [3:0] out;

    dut u_dut(.clk(clk), .reset(reset), .in(in), .out(out));

    // Clock generator - separate initial/always to keep clean.
    always #5 clk = ~clk;

    // Stimulus and lifecycle.
    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(0, test);

        // Apply reset for 2 cycles.
        in = 4'd0;
        #20 reset = 0;

        // Drive stimulus.
        in = 4'd1; #10;
        in = 4'd5; #10;
        in = 4'd9; #10;
        in = 4'hF; #10;

        $display("done at %0t", $time);
        $finish;
    end
endmodule

انظر إلى الشكل - إنه قالب testbench الذي ستلجأ إليه في كل مرة:

1. افتح ملف VCD ($dumpfile، $dumpvars) - مُغطّى في Dumpfile وVCD.
2. اضبط القيم الأولية واحتفظ بـ reset لبضع دورات.
3. قُد التحفيز عبر سلسلة من التغييرات متفرقة بـ # delays.
4. $finish لإنهاء المحاكاة بنظافة.

هذا كل شيء. كل اختبار Verilog ستراه، بما في ذلك تلك في أمثلة الشركات، يتبع هذا النمط.

عدة كتل initial متوازية

عدة كتل initial في نفس module كلها تبدأ عند الزمن 0 في وقت واحد. كل واحدة تعمل جملها في شريحتها الزمنية الخاصة:

module parallel_init;
    initial begin
        #5  $display("[A] at time %0t", $time);
        #10 $display("[A] at time %0t", $time);
    end

    initial begin
        $display("[B] at time %0t", $time);   // prints first
        #2  $display("[B] at time %0t", $time);
        #20 $finish;
    end
endmodule

يبدأ المحاكي كلتا الكتلتين عند الزمن 0. $display الأولى للكتلة B تعمل فورًا. الكتلة A تنتظر 5 وحدات قبل الطباعة. الكتلة B تطبع مرة أخرى عند الزمن 2. طباعة A الثانية تُطلق عند الزمن 15. $finish للكتلة B يقتل المحاكاة عند الزمن 22.

تقسيم الإعداد، توليد الساعة، والتحفيز إلى كتل initial منفصلة أسلوب شائع - كل كتلة قصيرة وتفعل شيئًا واحدًا.

التهيئة المضمّنة في الإعلانات

شكل مدمج شائع: هيّئ reg مباشرة عند وقت الإعلان. معظم المحاكيات تعامله كـ initial:

reg clk = 0;
reg reset = 1;
reg [7:0] count = 0;

هذا يكافئ:

reg clk;
reg reset;
reg [7:0] count;

initial begin
    clk = 0;
    reset = 1;
    count = 0;
end

الشكل المدمج هو ما ستراه في testbenches - يضع القيمة الأولية بجوار الإعلان حيث يسهل مسحه بصريًا.

initial للمحاكاة فقط

أدوات التركيب تتجاهل كتل initial. العتاد الحقيقي ليس له "لحظة صفر" تعمل فيها شيفرة الإعداد - له power-on، وإشارات reset، والإعداد الذي يأتي من تلك الأحداث. إن احتجت register أن يبدأ في حالة معروفة في عتاد حقيقي، فقده بإشارة reset داخل always @(posedge clk):

always @(posedge clk) begin
    if (reset) state <= IDLE;
    else       state <= next_state;
end

فرع if (reset) ذاك هو المكافئ القابل للتركيب لـ initial state = IDLE. Reset هو الجواب على "كيف أُهيّئ register في عتاد حقيقي؟"

بعض تدفقات FPGA تقبل initial مقيدة لقيم reset للـ registers (أدوات Xilinx، مثلًا)، لكن هذا امتداد خاص بالشركة. لا تعتمد عليه في شيفرة محمولة.

أشياء ستراها داخل initial

بعض الأنماط الشائعة بعد هيكل testbench القياسي:

إنهاء بتأخير زمني

initial begin
    #1000 $finish;   // safety net: kill the sim after 1000 time units
end

initial منفصلة مهمتها الوحيدة وضع حد أعلى صلب على المحاكاة. حتى إن انغلقت كتلة التحفيز الرئيسية بانتظار إشارة لا تأتي، تُطلق هذه الكتلة وتنهي التشغيل.

إعداد الموجة

initial begin
    $dumpfile("dump.vcd");
    $dumpvars(0, test);   // dump everything under the `test` scope
end

هذان السطران يخبران المحاكي بكتابة ملف VCD يحوي كل إشارة في نطاق test. بدونهما، لا تحصل على موجة.

صورة ذاكرة أولية

reg [7:0] memory [0:255];

initial begin
    $readmemh("image.hex", memory);
end

$readmemh يُحمّل ملفًا بتنسيق hex إلى array. يُستخدم في testbenches لـ CPU لتحميل ذاكرة التعليمات مسبقًا. للمحاكاة فقط.

أخطاء شائعة

استخدام initial لمنطق قابل للتركيب. لن يُركَّب. استخدم إشارات reset بدلًا من ذلك.

نسيان $finish. بدونه يعمل المحاكي حتى يوقفه شيء آخر (حد زمن افتراضي، مقاطعة يدوية، إلخ). لاختبار سريع لا بأس؛ لسكربت regression، استخدم $finish دائمًا.

نسيان #delay بين إسنادات التحفيز. إن كتبت a = 0; b = 1; بلا delay، كلاهما يحدث في نفس وقت المحاكاة وقد يراهما DUT في وقت واحد بدلًا من كأحداث منفصلة. أدخل #1 أو أكثر بين أحداث التحفيز المتميزة.

محاولة قيادة wire من initial. نفس قاعدة always: فقط reg هدف شرعي.

ماذا بعد

شاهدت نكهتي الكتلة الإجرائية. المستند التالي يغطي أكثر موضوع مربك للمبتدئين في Verilog: Blocking مقابل Non-blocking Assignment. معرفة متى تستخدم = ومتى <= هي الفرق بين flip-flop عامل وفوضى race condition.