Vectors وArrays في Verilog: الإشارات متعددة البت مشروحة

سلك واحد مقابل عدة

حتى الآن كانت كل إشارة رأيناها بت واحدة عرضًا. التصاميم الحقيقية لا تبدو هكذا تقريبًا أبدًا - العناوين 16 أو 32 بت، باصات البيانات 8 أو 64، بكسلات RGB هي 24. يعطيك Verilog آلية واحدة لجعل أي إشارة متعددة البت: أضف نطاقًا بين الأقواس المربعة.

wire [7:0] data;       // 8-bit wire, bit 7 is MSB, bit 0 is LSB
reg  [15:0] address;   // 16-bit reg
output reg [31:0] result; // 32-bit module output

الأرقام بين الأقواس هي مواضع البتات للبتين الأكثر والأقل أهمية. [7:0] يعني "هذه الإشارة لها بتات مرقمة من 7 إلى 0"، وهو ما يساوي 8 بتات إجمالًا. الرقم الأول هو الفهرس العالي. الثاني هو الأدنى.

سترى أحيانًا [0:7] بدلًا من ذلك - نفس عدد البتات، اتجاه معاكس لأغراض التشريح. صيغة [high:low] هي العرف الصناعي الساحق؛ التزم بها ما لم يكن لديك سبب قوي للعدول.

مثال: جامع 8 بت

module adder8(
    input  wire [7:0] a,
    input  wire [7:0] b,
    output wire [8:0] sum
);
    // 8 bits + 8 bits can produce a 9-bit result (a carry out).
    assign sum = a + b;
endmodule

module test;
    reg  [7:0] a, b;
    wire [8:0] sum;

    adder8 dut(.a(a), .b(b), .sum(sum));

    initial begin
        a = 8'd10;  b = 8'd20;   #1 $display("%0d + %0d = %0d", a, b, sum);
        a = 8'd200; b = 8'd100;  #1 $display("%0d + %0d = %0d", a, b, sum);
        a = 8'hFF;  b = 8'h01;   #1 $display("%h + %h = %h",   a, b, sum);
        $finish;
    end
endmodule

كل + يجمع vectors بـ 8 بت ويُنتج نتيجة 9 بت. حروف الأرقام مثل 8'd10 تقول "قيمة عشرية بعرض 8 بت تساوي 10" - سنغطّيها في Number Literals.

التشريح: انتقاء البتات

بمجرد أن يكون لديك vector، يمكنك سحب بتات فردية أو نطاقات متتالية:

module slicing(input wire [15:0] data);
    initial begin
        $display("full data   = %b", data);
        $display("low byte    = %b", data[7:0]);
        $display("high byte   = %b", data[15:8]);
        $display("nibble[3:1] = %b", data[3:1]);
        $display("bit 9       = %b", data[9]);
    end
endmodule

module test;
    initial begin
        force test.dut.data = 16'b1010_1100_0011_0101;
        #1 $finish;
    end

    slicing dut();
endmodule

لا تتعلق كثيرًا بسطر force في testbench - نحتاج فقط طريقة لحقن قيمة لإظهار التشريح. الجزء المهم هو الشرائح نفسها.

بعض القواعد:

• يجب أن يطابق اتجاه الشريحة الإعلان. إن أعلنت [7:0]، فاشرّح بـ [high:low]. عكس الاتجاه خطأ صياغي.
• التشريح خارج النطاق يُنتج x (مجهول) في المحاكاة. قد تحذر أداة التركيب أو تُخطئ.
• اختيار البت مُفهرس من الصفر على الفهرس الذي كتبته - data[0] هي البت المسماة 0، التي (لإعلان [7:0]) هي LSB.

شرائح بقاعدة متغيرة: +: و-:

حاجة شائعة: "أعطني 8 بتات بدءًا من البت N". لا يمكنك كتابة data[N+7:N] مباشرةً لأن Verilog يتطلب أن تكون كلتا نهايتي النطاق ثابتتين. الصياغة التي تحلّ ذلك:

data[base +: width]   // width bits starting at `base`, going UP
data[base -: width]   // width bits starting at `base`, going DOWN

module variable_slice;
    reg [31:0] word = 32'hDEAD_BEEF;

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            $display("byte %0d = %h", i, word[i*8 +: 8]);
        end
        $finish;
    end
endmodule

العرض ثابت (نختار 8 بتات في كل مرة)، لكن القاعدة يمكن أن تكون تعبير وقت تشغيل. هذا بالضبط ما تحتاجه للذواكر القابلة للعنونة بالبايت ونقاط شريحة sجلات الإزاحة، وهكذا.

Arrays: خطوة وراء Vectors

vector هو إشارة واحدة متعددة البت. أما array فهي مجموعة من vectors، مفهرسة باستقلال:

reg [31:0] mem [0:1023];

هذا الإعلان نطاقان، والنطاقان يعنيان أشياء مختلفة:

• [31:0] هو البعد المحزوم (packed) - عرض كل كلمة فردية.
• [0:1023] هو البعد غير المحزوم (unpacked) - كم كلمة توجد.

إذن mem هي 1024 register مستقلة 32 بت. تصل إلى واحدة بفهرس واحد:

mem[5] = 32'hCAFE_BABE;       // write word 5
data   = mem[address];        // read the word at `address`

module memory_demo;
    reg [7:0] mem [0:7];   // 8 bytes
    integer i;

    initial begin
        for (i = 0; i < 8; i = i + 1) mem[i] = i * i;

        for (i = 0; i < 8; i = i + 1)
            $display("mem[%0d] = %0d", i, mem[i]);

        $finish;
    end
endmodule

هذه ذاكرة صغيرة تحفظ مربعات. التصاميم الحقيقية تستخدم النمط نفسه لحفظ ملفات السجلات وجداول البحث وFIFOs وأي تخزين على الشريحة أكبر من vector واحد.

packed مقابل unpacked: لماذا يهم

الانقسام بين الأبعاد packed وunpacked يظهر في كل مكان. معرفة أيهما أيهما يوفّر كثيرًا من التنقيح:

• vector محزوم هو إشارة واحدة. يمكنك التعامل مع الكل كرقم: data + 1 يعمل، data == 32'h0 يعمل، data[7:0] يعمل.
• array غير محزوم هو إشارات كثيرة. لا يمكنك التعامل مع الكل كرقم: mem + 1 خطأ صياغي. عليك انتقاء كلمة محددة أولًا.

أبعاد packed متعددة شرعية أيضًا:

reg [3:0][7:0] regs;   // 4 bytes packed together into a 32-bit signal

regs[0] بايت (البايت الأدنى). regs ككل 32 بت. SystemVerilog يستخدم هذا بكثافة.

أبعاد unpacked متعددة تُنشئ ذاكرة 2D:

reg [31:0] frame [0:479][0:639];  // 480x640 of 32-bit pixels

تصل إلى بكسل واحد بـ frame[y][x]. هكذا يبدو buffer الصورة في HDL.

ماذا بعد

تستطيع الآن إعلان ومعالجة أي إشارة بأي عرض تحتاجه. المستند التالي - Parameters - يُظهر كيف تجعل تلك العروض قابلة للضبط بحيث يعمل نفس module بـ 8 بت في نسخة و32 بت في أخرى. ثم سننتقل إلى قواعد كتابة الأرقام الحرفية (8'b1010_1100، 32'hDEAD_BEEF)، وقيم x/z التي تظهر كلما لم يكن شيء مَقُودًا.