Operator Bitwise dan Reduksi di Verilog

Dua Peran untuk Simbol yang Sama

&, |, ^, dan saudara-saudara inversinya muncul dalam dua bentuk yang berbeda:

• Bentuk biner (dua operand): a & b, yaitu operasi bitwise antara dua vektor yang sama lebarnya.
• Bentuk unary (satu operand): &a, yaitu reduksi semua bit a menjadi satu bit.

Compiler membedakan keduanya dengan menghitung operand. Konvensi penamaannya: "operator bitwise" untuk bentuk biner dan "operator reduksi" untuk bentuk unary.

Bitwise: Satu Bit pada Satu Waktu

module bitwise;
    wire [7:0] a = 8'b1100_1010;
    wire [7:0] b = 8'b0101_1100;

    initial begin
        $display("a    = %b", a);
        $display("b    = %b", b);
        $display("a & b = %b", a & b);   // bitwise AND
        $display("a | b = %b", a | b);   // bitwise OR
        $display("a ^ b = %b", a ^ b);   // bitwise XOR
        $display("~a    = %b", ~a);      // bitwise NOT (one operand)
        $display("a ~^ b = %b", a ~^ b); // bitwise XNOR
        $finish;
    end
endmodule

Set lengkapnya:

Perhatikan bahwa ~&, ~|, ~^ ditulis dengan tilde dulu, baru operatornya. Masing-masing adalah satu token; tidak ada spasi di antaranya.

Kalau kedua operand lebarnya berbeda, yang lebih sempit di-zero-extend di sebelah kiri agar sama. Kalau ingin sign-extend, pakai operand signed secara eksplisit dengan $signed().

Reduksi: Dari Banyak Bit Menjadi Satu

Bentuk unary dari operator yang sama meringkas sebuah vektor menjadi satu bit:

module reduction;
    wire [7:0] data1 = 8'b1111_1111;
    wire [7:0] data2 = 8'b0000_0001;
    wire [7:0] data3 = 8'b0101_0101;
    wire [7:0] data4 = 8'b0000_0000;

    initial begin
        $display("data = %b   &data  |data  ^data  $isunknown", data1);
        $display("       %b      %b     %b     %b", data1, &data1, |data1, ^data1);
        $display("       %b      %b     %b     %b", data2, &data2, |data2, ^data2);
        $display("       %b      %b     %b     %b", data3, &data3, |data3, ^data3);
        $display("       %b      %b     %b     %b", data4, &data4, |data4, ^data4);
        $finish;
    end
endmodule

Arti masing-masing:

• &data mengembalikan 1 kalau semua bit data bernilai 1, selain itu 0. Berguna untuk mengecek "apakah ini semuanya satu?".
• |data mengembalikan 1 kalau ada bit data yang bernilai 1, selain itu 0. Berguna untuk mengecek "apakah ini bukan nol?".
• ^data mengembalikan paritas, yaitu XOR dari semua bit. 1 kalau jumlah angka 1 ganjil, 0 kalau genap.
• ~&data, ~|data, ~^data adalah kebalikan dari ketiganya.

Kamu akan melihatnya di mana-mana di kode sungguhan:

wire empty       = ~|fifo_count;       // empty iff count is zero
wire all_ones    = &mask;              // all bits set
wire parity_bit  = ^data;              // parity of a byte
wire any_request = |request_vector;    // is anything requested?

Bentuk reduksi ini ringkas dan disintesis menjadi pohon gerbang yang jelas: & menjadi gerbang AND dengan banyak input, | menjadi OR dengan banyak input, ^ menjadi pohon XOR (yang juga merupakan generator paritas di hardware).

Pola yang Umum

Mengatur dan Menghapus Bit

wire [7:0] data;
wire [7:0] mask = 8'b0000_1000;

wire [7:0] set     = data | mask;     // forces bit 3 to 1
wire [7:0] cleared = data & ~mask;    // forces bit 3 to 0
wire [7:0] toggled = data ^ mask;     // flips bit 3
wire [7:0] tested  = data & mask;     // zero if bit 3 was 0, non-zero otherwise

Ini idiom manipulasi bit yang sama dengan yang kamu pakai di C. Semuanya disintesis menjadi operasi satu gerbang.

Mengecek Apakah Nilainya Semuanya Satu

wire is_max = &counter;       // 1 if every bit of counter is 1

Reduksi AND dengan satu gerbang, dibandingkan menulis counter == 8'hFF (yang juga berfungsi; synthesizer biasanya menghasilkan hardware yang identik).

Menghasilkan Bit Paritas

module parity_demo;
    reg  [7:0] data;
    wire       parity = ^data;          // even parity bit
    wire       odd_parity = ~^data;     // odd parity bit

    initial begin
        for (integer i = 0; i < 8; i = i + 1) begin
            data = 8'd1 << i;
            #1 $display("data=%b parity=%b odd=%b", data, parity, odd_parity);
        end
        $finish;
    end
endmodule

Mendeteksi Sinyal yang Aktif

wire any_pending = |request_vector;

Kalau request_vector lebar (misalnya 64 peminta), reduksi OR meringkasnya menjadi satu sinyal yang bisa kamu masukkan ke priority encoder atau arbiter.

Operator Shift

Selagi membahas operator tingkat bit, ini operator shift-nya:

• a << N menggeser a ke kiri sebanyak N posisi bit, mengisi nol di sebelah kanan.
• a >> N menggeser a ke kanan sebanyak N posisi bit, mengisi nol di sebelah kiri.
• a <<< N shift kiri aritmetika (sama dengan << untuk unsigned).
• a >>> N shift kanan aritmetika: mengisi dengan bit tanda saat a bertipe signed.

module shifts;
    initial begin
        $display("8'b0011_1100 << 2 = %b", 8'b0011_1100 << 2);
        $display("8'b0011_1100 >> 2 = %b", 8'b0011_1100 >> 2);

        // Arithmetic right shift on signed value preserves sign:
        $display("8'sb1100_0000 >>> 2 = %b", $signed(8'sb1100_0000) >>> 2);
        $finish;
    end
endmodule

Shift sebanyak nilai konstan gratis di hardware (hanya menyusun ulang kabel). Shift sebanyak variabel saat runtime menghasilkan barrel shifter, yang lebih besar tapi tetap murah.

Selanjutnya

Sekarang kamu sudah melihat setiap operator yang mengembalikan satu nilai. Dokumen berikutnya, Concatenation dan Replikasi, membahas sintaks {} dan {N{...}} yang membangun vektor yang lebih lebar dari potongan-potongan. Kamu akan terus memakainya saat menghubungkan module dengan lebar yang berbeda.