$display dan $monitor di Verilog: Mencetak dari Testbench

Keluarga printf ala Verilog

Ada tiga system task untuk mencetak ke stdout simulator:

• $display: mencetak sekali, menambahkan baris baru.
• $write: mencetak sekali, tanpa baris baru.
• $monitor: mencetak otomatis setiap kali sinyal yang dipantau berubah.

Ketiganya menerima format string dan daftar argumen, persis seperti printf. Format specifier-nya mirip, tapi khas Verilog.

$display: Pilihan Default

$display adalah andalan utamanya:

module display_demo;
    reg [7:0] byte_val = 8'hAB;
    reg [3:0] nibble   = 4'b1010;
    integer   count    = 42;

    initial begin
        $display("Hello, world.");
        $display("byte_val  = %h", byte_val);
        $display("byte_val  = %b", byte_val);
        $display("byte_val  = %d", byte_val);
        $display("byte_val  = %0d (no padding)", byte_val);
        $display("multi: nibble=%b count=%0d", nibble, count);
        $finish;
    end
endmodule

Kamu akan melihat kira-kira seperti ini:

Hello, world.
byte_val  = ab
byte_val  = 10101011
byte_val  = 171
byte_val  = 171 (no padding)
multi: nibble=1010 count=42

Catatan:

• %d memberi padding sampai lebar default berdasarkan ukuran operand. Untuk reg 8-bit, itu 3 karakter (cukup untuk 255). Spasi di depannya bisa terlihat jelek di output berbentuk tabel; pakai %0d untuk menghilangkannya.
• %h, %b, %o juga punya padding serupa secara default. Kebanyakan kode testbench memakai varian %0 saat perataan itu tidak berguna.
• Baris baru di akhir ditambahkan otomatis. Jangan taruh \n di akhir format string $display, karena kamu akan mendapat baris kosong.

Format Specifier

Daftar yang didukung Verilog:

%b, %d, %h, %o adalah empat yang akan kamu pakai 95% dari waktu. %t yang paling umum berikutnya, setiap kali kamu ingin baris log dengan cap waktu.

$write: Tanpa Baris Baru

$write sama persis dengan $display, hanya saja tidak menambahkan baris baru:

module write_demo;
    initial begin
        $write("a");
        $write("b");
        $write("c");
        $display("");           // newline now
        $display("done");
        $finish;
    end
endmodule

Output:

abc
done

Berguna untuk membangun satu baris dari isi sebuah loop:

$write("[");
for (integer i = 0; i < 8; i = i + 1) $write("%h ", arr[i]);
$display("]");

$monitor: Mencetak Otomatis saat Berubah

$monitor mendaftarkan daftar pantauan. Simulator mengevaluasi ulang dan mencetak setiap kali sinyal apa pun yang disebut di format string berubah:

module monitor_demo;
    reg [3:0] a, b;
    wire [4:0] sum;
    assign sum = a + b;

    initial begin
        $monitor("t=%0t a=%h b=%h sum=%h", $time, a, b, sum);

        a = 4'd1; b = 4'd2;     // first auto-print
        #5;
        a = 4'd5;                // second auto-print (a changed)
        #5;
        b = 4'd9;                // third auto-print (b changed)
        #5;
        $finish;
    end
endmodule

Kamu akan melihat tiga baris, satu untuk setiap perubahan input. Tidak perlu memanggil $display secara manual setelah setiap perubahan stimulus, karena $monitor yang melakukannya.

Dua keterbatasannya:

• Hanya satu $monitor yang bisa aktif. Memanggilnya lagi akan mengganti daftar pantauan sebelumnya. Pakai $monitoroff dan $monitoron untuk menonaktifkan sementara dan mengaktifkannya kembali.
• Perubahan dalam langkah waktu yang sama digabung menjadi satu cetakan. Kalau a dan b sama-sama berubah pada waktu 5, monitor mencetak sekali dengan kedua nilai baru, bukan dua kali.

Kapan Memakai Masing-Masing

• $display: sebagian besar output testbench. Panggil secara eksplisit setelah stimulus, setelah transisi state yang penting, atau di dalam blok always @(posedge clk) yang mengambil sampel.
• $write: saat kamu ingin membangun satu baris dari loop atau beberapa potongan kecil.
• $monitor: saat kamu ingin memantau sekumpulan kecil sinyal terus-menerus dan hanya melihat output saat sinyalnya berubah. Berguna untuk debug awal; lebih sulit dipakai di skrip regresi karena jumlah total baris output-nya tidak deterministik.

Untuk kebanyakan alur kerja, $display sudah mencakup semuanya. Pakai $monitor hanya kalau output yang dipicu perubahan secara terus-menerus memang benar-benar yang kamu inginkan.

Bekerja dengan Waktu

$time mengembalikan waktu simulasi saat ini sebagai integer 64-bit. Pasangkan dengan %0t:

$display("at %0t: signal flipped", $time);

Output-nya terlihat seperti at 25: signal flipped (satuannya bergantung pada timescale-mu).

Kalau kamu butuh presisi di bawah satu tick (jarang), pakai $realtime, yang mengembalikan real.

%t otomatis memformat waktu dengan lebar default yang dipilih simulator. %0t menghilangkan padding-nya.

Mengambil Sampel di Tepi Clock

Idiom yang rapi untuk memantau desain sekuensial: blok always @(posedge clk) terpisah yang mencetak sekali per siklus:

module sampler;
    reg clk = 0;
    reg [3:0] counter = 0;

    always #5 clk = ~clk;

    always @(posedge clk) begin
        counter <= counter + 1;
        $display("t=%0t cycle counter=%0d", $time, counter);
    end

    initial #100 $finish;
endmodule

Pola sampling ini menjamin satu baris log per clock, sangat cocok untuk pengujian regresi yang mencocokkan pola di output.

Mencatat Log ke File

Buka file dengan $fopen, lalu catat dengan $fdisplay (yang bekerja seperti $display tapi menulis ke file handle):

integer fd;
initial begin
    fd = $fopen("results.txt", "w");
    $fdisplay(fd, "test=%s status=%s", test_name, status);
    $fclose(fd);
end

$fopen mengembalikan handle 32-bit; berikan sebagai argumen pertama ke $fdisplay, $fwrite, $fstrobe, dan seterusnya. Selebihnya, fungsi-fungsi itu identik dengan saudaranya yang mencetak ke konsol.

Selanjutnya

$display dan kawan-kawannya memberimu log teks. Untuk debug visual, yaitu mengamati sinyal sebagai tegangan dari waktu ke waktu, kamu butuh waveform VCD. Dokumen berikutnya, Dumpfile dan VCD, membahas $dumpfile dan $dumpvars, dua panggilan yang mengubah simulasimu menjadi waveform grafis yang bisa kamu telusuri.