Blok Initial Verilog: Menjalankan Kode Persiapan di Awal Simulasi

Blok Prosedural Sekali Jalan

initial begin ... end adalah saudara dari always. Bedanya: initial berjalan tepat satu kali, mulai pada waktu 0, lalu berhenti. Tidak ada sensitivity list dan tidak ada perulangan.

Blok ini ada untuk satu alasan: persiapan testbench. Mengatur nilai awal, memulai stimulus, membuka file log, memanggil $finish setelah waktu simulasi tertentu: semua hal yang ingin kamu lakukan sekali di awal sebuah run, dengan urutan yang jelas.

module simple_init;
    reg [7:0] data;

    initial begin
        $display("hello at time %0t", $time);
        data = 8'hA5;
        #10;
        $display("after 10 time units, data = %h", data);
        $finish;
    end
endmodule

Ikuti apa yang dilakukan simulator langkah demi langkah:

1. Waktu maju ke 0.
2. Blok initial dimulai. $display pertama mencetak.
3. data diisi 8'hA5.
4. #10 memajukan waktu simulasi sebanyak 10 satuan.
5. $display kedua mencetak.
6. $finish mengakhiri simulasi.

Blok itu berjalan sekali. Tidak ada putaran kedua.

Kerangka Testbench yang Baku

Hampir setiap testbench yang akan kamu tulis memakai blok initial seperti ini:

module dut(
    input  wire        clk,
    input  wire        reset,
    input  wire [3:0]  in,
    output reg  [3:0]  out
);
    always @(posedge clk) begin
        if (reset) out <= 4'd0;
        else       out <= in;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [3:0] in;
    wire [3:0] out;

    dut u_dut(.clk(clk), .reset(reset), .in(in), .out(out));

    // Clock generator - separate initial/always to keep clean.
    always #5 clk = ~clk;

    // Stimulus and lifecycle.
    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(0, test);

        // Apply reset for 2 cycles.
        in = 4'd0;
        #20 reset = 0;

        // Drive stimulus.
        in = 4'd1; #10;
        in = 4'd5; #10;
        in = 4'd9; #10;
        in = 4'hF; #10;

        $display("done at %0t", $time);
        $finish;
    end
endmodule

Perhatikan bentuknya: inilah templat testbench yang akan selalu kamu pakai:

1. Buka file dump VCD ($dumpfile, $dumpvars), yang dibahas di Dumpfile dan VCD.
2. Atur nilai awal dan tahan reset selama beberapa siklus.
3. Gerakkan stimulus lewat serangkaian perubahan yang diselingi delay #.
4. $finish untuk mengakhiri simulasi dengan rapi.

Itu saja. Setiap pengujian Verilog yang akan kamu lihat, termasuk yang ada di contoh vendor, mengikuti pola ini.

Beberapa Blok initial Berjalan Paralel

Beberapa blok initial di module yang sama semuanya mulai pada waktu 0 secara bersamaan. Masing-masing menjalankan pernyataannya sendiri di potongan waktunya sendiri:

module parallel_init;
    initial begin
        #5  $display("[A] at time %0t", $time);
        #10 $display("[A] at time %0t", $time);
    end

    initial begin
        $display("[B] at time %0t", $time);   // prints first
        #2  $display("[B] at time %0t", $time);
        #20 $finish;
    end
endmodule

Simulator memulai kedua blok pada waktu 0. $display pertama di blok B langsung berjalan. Blok A menunggu 5 satuan sebelum mencetak. Blok B mencetak lagi pada waktu 2. Cetakan kedua blok A muncul pada waktu 15. $finish di blok B menghentikan simulasi pada waktu 22.

Memecah persiapan, pembangkitan clock, dan stimulus ke blok initial yang terpisah adalah gaya yang umum: setiap blok pendek dan hanya mengerjakan satu hal.

Inisialisasi Langsung di Deklarasi

Bentuk ringkas yang umum: inisialisasi reg langsung saat deklarasi. Kebanyakan simulator memperlakukannya sama dengan initial:

reg clk = 0;
reg reset = 1;
reg [7:0] count = 0;

Itu setara dengan:

reg clk;
reg reset;
reg [7:0] count;

initial begin
    clk = 0;
    reset = 1;
    count = 0;
end

Bentuk ringkas inilah yang akan kamu lihat di testbench: nilai awalnya langsung berada di sebelah deklarasi, sehingga mudah dibaca sekilas.

initial Khusus Simulasi

Tool sintesis mengabaikan blok initial. Hardware sungguhan tidak punya "momen nol" saat kode persiapan dijalankan; yang ada adalah saat dinyalakan, sinyal reset, dan konfigurasi yang datang dari peristiwa-peristiwa itu. Kalau kamu butuh register yang mulai dari state yang jelas di hardware sungguhan, gerakkan dengan sinyal reset di dalam always @(posedge clk):

always @(posedge clk) begin
    if (reset) state <= IDLE;
    else       state <= next_state;
end

Cabang if (reset) itu adalah padanan initial state = IDLE yang bisa disintesis. Reset adalah jawaban untuk "bagaimana cara menginisialisasi register di hardware sungguhan?"

Beberapa alur FPGA memang menerima initial terbatas untuk nilai reset register (misalnya tool Xilinx), tapi itu ekstensi milik vendor tertentu. Jangan mengandalkannya di kode yang harus portabel.

Hal-Hal yang Akan Kamu Lihat di Dalam initial

Beberapa pola umum selain kerangka testbench standar:

Penghentian dengan Delay Waktu

initial begin
    #1000 $finish;   // safety net: kill the sim after 1000 time units
end

Sebuah initial terpisah yang tugasnya hanya memberi batas atas yang pasti pada simulasi. Bahkan kalau blok stimulus utamamu macet menunggu sinyal yang tidak pernah datang, blok ini tetap berjalan dan mengakhiri run.

Persiapan Waveform

initial begin
    $dumpfile("dump.vcd");
    $dumpvars(0, test);   // dump everything under the `test` scope
end

Dua baris ini menyuruh simulator menulis file VCD berisi setiap sinyal di scope test. Tanpanya, kamu tidak mendapat waveform.

Isi Awal Memori

reg [7:0] memory [0:255];

initial begin
    $readmemh("image.hex", memory);
end

$readmemh memuat file berformat hex ke dalam array. Dipakai di testbench CPU untuk mengisi memori instruksi lebih dulu. Khusus simulasi.

Kesalahan yang Umum

Memakai initial untuk logika yang akan disintesis. Ia tidak akan tersintesis. Pakai sinyal reset sebagai gantinya.

Lupa $finish. Tanpanya, simulator berjalan sampai ada hal lain yang menghentikannya (batas waktu default, interupsi manual, dan lain-lain). Untuk tes cepat itu tidak masalah; untuk skrip regresi, selalu pakai $finish.

Lupa #delay di antara penugasan stimulus. Kalau kamu menulis a = 0; b = 1; tanpa delay, keduanya terjadi pada waktu simulasi yang sama dan DUT mungkin melihatnya bersamaan, bukan sebagai event terpisah. Sisipkan #1 atau lebih di antara event stimulus yang berbeda.

Mencoba menggerakkan wire dari initial. Aturannya sama dengan always: hanya reg yang menjadi target yang sah.

Selanjutnya

Kamu sudah melihat dua jenis blok prosedural. Dokumen berikutnya membahas topik yang paling sering membingungkan pemula Verilog: Penugasan Blocking vs Non-blocking. Tahu kapan memakai = dan kapan memakai <= adalah pembeda antara flip-flop yang berfungsi dan kekacauan race condition.