Pernyataan Case di Verilog: Dekode Banyak Arah dengan Benar

Percabangan Banyak Arah

case adalah konstruksi percabangan datar di Verilog. Kamu memberinya sebuah ekspresi; ia memilih cabang yang cocok:

case (expression)
    pattern_1: statement_1;
    pattern_2: statement_2;
    pattern_3: begin
        statement_3a;
        statement_3b;
    end
    default: default_statement;
endcase

Strukturnya mirip switch di C, tapi:

• Tidak ada break: setiap cabang otomatis berakhir saat cabang berikutnya dimulai.
• Polanya bisa berupa vektor, bukan hanya integer.
• Synthesizer mengubah seluruhnya menjadi mux datar (atau decoder one-hot kalau polanya memungkinkan).

Contoh Lengkap: Mux 4-ke-1

module mux4(
    input  wire [1:0] sel,
    input  wire [7:0] in0, in1, in2, in3,
    output reg  [7:0] out
);
    always @(*) begin
        case (sel)
            2'd0: out = in0;
            2'd1: out = in1;
            2'd2: out = in2;
            2'd3: out = in3;
            default: out = 8'bx;
        endcase
    end
endmodule

module test;
    reg [1:0] sel;
    wire [7:0] out;
    wire [7:0] a = 8'hA0, b = 8'hB0, c = 8'hC0, d = 8'hD0;

    mux4 dut(.sel(sel), .in0(a), .in1(b), .in2(c), .in3(d), .out(out));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            sel = i[1:0];
            #1 $display("sel=%0d out=%h", sel, out);
        end
        $finish;
    end
endmodule

Isi case punya empat pola eksplisit ditambah default. Synthesizer melihat input 2-bit yang dipetakan ke salah satu dari empat nilai dan menghasilkan multiplexer 4-ke-1. Rapi, datar, cepat.

Kenapa Kamu Butuh default

Untuk case kombinasional, menghilangkan default adalah jebakan yang sama dengan if tanpa else: nilai input apa pun yang tidak cocok membuat out tidak diberi nilai, dan synthesizer menyimpulkan latch.

Untuk sel 2-bit, pola-pola di atas sudah mencakup keempat nilai yang mungkin, jadi secara teori default tidak diperlukan. Dalam praktiknya:

1. Synthesizer tidak selalu bisa membuktikan bahwa case-nya sudah lengkap.
2. Pemilihnya mungkin bernilai x atau z di simulasi, yang tidak cocok dengan case eksplisit mana pun.
3. Menambahkan case baru nanti bisa membuat perilaku default-nya tidak terdefinisi.

Selalu tulis default. Untuk state machine dan logika mux di mana kamu tahu default-nya tidak terjangkau, memberi nilai 'x:

default: out = 8'bx;

…memberi tahu synthesizer "ini don't-care, optimalkan sesukamu" dan memunculkan x merah yang mencolok di simulasi kalau case yang tidak terjangkau itu entah bagaimana tercapai. Itulah yang terbaik dari kedua sisi.

State Machine dengan case

Pemakaian klasik case adalah logika transisi state dari finite state machine:

module traffic_light(
    input  wire       clk,
    input  wire       reset,
    output reg  [1:0] light    // 00=red, 01=yellow, 10=green
);
    localparam RED    = 2'd0;
    localparam GREEN  = 2'd1;
    localparam YELLOW = 2'd2;

    reg [1:0] state;
    reg [3:0] timer;

    always @(posedge clk) begin
        if (reset) begin
            state <= RED;
            timer <= 4'd0;
        end else if (timer == 4'd0) begin
            case (state)
                RED:    begin state <= GREEN;  timer <= 4'd6; end
                GREEN:  begin state <= YELLOW; timer <= 4'd2; end
                YELLOW: begin state <= RED;    timer <= 4'd5; end
                default: begin state <= RED;   timer <= 4'd0; end
            endcase
        end else begin
            timer <= timer - 4'd1;
        end
    end

    always @(*) light = state;
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [1:0] light;
    traffic_light dut(.clk(clk), .reset(reset), .light(light));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #200 $finish;
    end

    always @(posedge clk)
        $display("t=%0t light=%0d", $time, light);
endmodule

Blok case (state) adalah logika transisi state-nya. Setiap cabang menentukan state berikutnya dan berapa lama tinggal di sana. default tidak terjangkau di sini (kita mencakup RED/GREEN/YELLOW secara lengkap di ruang 2-bit), tapi tetap ada sebagai jaring pengaman: kalau state entah bagaimana menjadi 2'd3, FSM kembali dengan rapi ke RED alih-alih membentuk latch.

Finite State Machine membahas pola ini lebih dalam.

Beberapa Pola per Cabang

Kamu bisa mencantumkan beberapa pola yang berbagi satu pernyataan, dipisahkan koma:

case (opcode)
    4'h0, 4'h1, 4'h2: result = a + b;
    4'h3, 4'h4:       result = a - b;
    4'h8:             result = a & b;
    default:          result = 8'd0;
endcase

Itu berarti dua opcode yang sama-sama berarti "kurang", tiga yang berarti "tambah". Synthesizer meng-OR-kan pola-pola itu untuk komparatornya.

casez dan casex: Pencocokan Don't-Care

Kadang kamu ingin mencocokkan pola dengan sebagian bit yang tidak ditentukan, misalnya "opcode apa pun yang diawali 010":

casez (opcode)
    8'b010?_????: instruction = ALU_OP;
    8'b110?_????: instruction = LOAD_OP;
    8'b1110_????: instruction = JUMP_OP;
    default:      instruction = UNKNOWN;
endcasez

casez memperlakukan ? (dan z) di pola sebagai don't-care. Setiap ? cocok dengan 0 atau 1. Berguna untuk mendekode format instruksi di mana beberapa posisi bit tidak dipakai oleh kelas opcode tertentu.

casex memperluasnya dengan memperlakukan x sebagai don't-care juga. casex berbahaya karena sinyal yang belum diinisialisasi (yang bernilai x di simulasi) cocok dengan setiap case, sehingga menghasilkan perilaku yang mengejutkan. Kebanyakan panduan gaya modern menyarankan casez dan melarang casex.

Di SystemVerilog kamu juga mendapat case inside, versi yang paling rapi dari semuanya (menerima rentang dan daftar), tapi Verilog biasa berhenti di casez.

case vs Rantai if/else if

Kedua konstruksi itu sama-sama bisa mengungkapkan keputusan banyak arah, tapi disintesis menjadi hardware yang berbeda:

• case adalah percabangan datar. Synthesizer bisa menghasilkan decoder one-hot, pohon mux yang seimbang, atau struktur datar lainnya. Waktu evaluasinya konstan.
• if/else if adalah rantai prioritas. Synthesizer menghasilkan susunan bertingkat di mana setiap tingkat menambah delay. Lebih lambat secara logaritmik.

Secara fungsi keduanya tumpang tindih. Secara gaya: pakai case setiap kali kondisinya menyangkut nilai satu ekspresi. Pakai if/else if saat ada prioritas yang sebenarnya atau saat kondisinya melibatkan sinyal yang berbeda-beda.

// Better as case:
if      (sel == 2'd0) out = a;
else if (sel == 2'd1) out = b;
else if (sel == 2'd2) out = c;
else                  out = d;

// Better as if/else if:
if      (urgent_event)  next_state = HANDLE_URGENT;
else if (timer_expired) next_state = TIMEOUT;
else if (data_ready)    next_state = PROCESS;
else                    next_state = state;

Tiga kondisi pertama semuanya soal "berapa nilai sel?": case terbaca lebih alami dan disintesis lebih datar. Tiga yang kedua adalah event independen dengan prioritas yang jelas: if/else if lebih cocok.

Selanjutnya

Dokumen terakhir di bab ini, Loop For, membahas for di Verilog dan hal mengejutkan yang terjadi saat kamu memakainya di kode yang bisa disintesis. Setelah itu kita benar-benar masuk ke logika sekuensial dan FSM.