Operator Verilog: Aritmetika, Perbandingan, Logika, dan Kondisional

Arti "Operator" di Verilog

Operator mengambil ekspresi yang membawa sinyal dan menghasilkan ekspresi baru yang juga membawa sinyal. a + b adalah hardware: synthesizer mengubahnya menjadi adder. a == b adalah hardware: ia membangun komparator. Semua ini bukan "kode yang berjalan", melainkan "rangkaian yang digambarkan oleh operator".

Daftar lengkap operatornya cukup kecil untuk dihafal. Dokumen ini membahas operator aritmetika, perbandingan, logika, dan kondisional. Bitwise dan Reduksi membahas operator tingkat bit yang tidak punya padanan langsung di software.

Aritmetika: + - * / %

module arithmetic;
    initial begin
        $display("17 +  5 = %0d", 17 + 5);
        $display("17 -  5 = %0d", 17 - 5);
        $display("17 *  5 = %0d", 17 * 5);
        $display("17 /  5 = %0d", 17 / 5);   // integer division: 3
        $display("17 %% 5 = %0d", 17 % 5);   // modulo: 2
        $display("-3 *  4 = %0d", -3 * 4);   // works with signed
        $finish;
    end
endmodule

Tiga hal yang perlu kamu tahu:

1. Pembagian adalah pembagian integer. 7/2 bernilai 3, bukan 3.5. Verilog tidak punya tipe float (ya, ada real, tapi itu khusus simulasi).
2. Pembagian dan modulo mahal di hardware. /4 tidak masalah (synthesizer mengubahnya menjadi shift kanan), tapi /n dengan n yang berubah saat runtime membangun pembagi multi-siklus yang hampir tidak pernah kamu inginkan.
3. Overflow berputar balik. Menjumlahkan dua nilai unsigned N-bit yang hasilnya melebihi N bit akan terpotong menjadi N bit. Kalau ingin menangkap carry-nya, deklarasikan hasilnya satu bit lebih lebar:

wire [7:0] a, b;
wire [8:0] sum = a + b;   // 9-bit sum captures carry out

Perbandingan: == != < > <= >=

module comparison;
    initial begin
        $display("5 ==  5 = %b", 5 == 5);
        $display("5 !=  3 = %b", 5 != 3);
        $display("5 <   3 = %b", 5 < 3);
        $display("5 >=  5 = %b", 5 >= 5);

        // Watch out: comparing with x produces x, not 0
        $display("1'bx == 1'b0 = %b", 1'bx == 1'b0);   // x
        $display("1'bx === 1'b0 = %b", 1'bx === 1'b0); // 0

        $finish;
    end
endmodule

Keenam operator perbandingan mengembalikan hasil satu bit: 1 kalau benar, 0 kalau salah, x kalau salah satu operand punya bit x atau z. Untuk menangani kasus x/z, pakai === dan !== (operator case equality) yang dibahas di Nilai X dan Z.

<= di sini adalah operator perbandingan (kurang dari atau sama dengan). Karakter yang sama juga berarti penugasan non-blocking di dalam blok prosedural (q <= d). Konteks yang membedakannya: di dalam ekspresi, itu perbandingan; di sebelah kiri nilai yang sedang diberikan, itu penugasan. Tumpang tindihnya membingungkan, tapi tidak ambigu bagi parser.

Logika: && || !

Operator logika memperlakukan operand-nya sebagai boolean (apa pun yang bukan nol bernilai benar, nol bernilai salah) dan menghasilkan hasil satu bit:

module logical;
    initial begin
        $display("(5 > 3) && (2 < 4) = %b", (5 > 3) && (2 < 4));
        $display("(5 > 3) || (2 > 4) = %b", (5 > 3) || (2 > 4));
        $display("!(5 > 3)           = %b", !(5 > 3));

        // Logical on multi-bit values: anything nonzero is "true"
        $display("4'b1100 && 4'b0011 = %b", 4'b1100 && 4'b0011);   // 1
        $display("4'b1100 || 4'b0000 = %b", 4'b1100 || 4'b0000);   // 1
        $finish;
    end
endmodule

Perbedaan penting yang harus kamu pahami betul: && logika bukan & bitwise.

4'b1100 && 4'b0011   // 1 (both are non-zero, logical AND is true)
4'b1100 &  4'b0011   // 4'b0000 (no bit positions are 1 in both)

Hal yang sama berlaku untuk || vs |. Pakai operator logika di kondisi if dan predikat ?:; pakai bitwise saat kamu ingin setiap posisi bit di-AND/OR secara independen.

&& dan || bersifat short-circuit seperti di C: sisi kanan tidak dievaluasi kalau hasilnya sudah ditentukan oleh sisi kiri. Ini penting untuk testbench yang memeriksa pointer atau pemanggilan fungsi; jarang penting untuk RTL yang bisa disintesis, karena di sana semuanya memang terjadi paralel.

Operator Kondisional: ?:

Ternary adalah sahabat terbaikmu untuk membangun mux dan ekspresi kondisional:

module muxes;
    wire [3:0] a = 4'hA;
    wire [3:0] b = 4'hB;
    wire sel;

    // 2-to-1 mux:
    wire [3:0] out = sel ? a : b;

    // 4-to-1 mux as a chain of ?:
    reg [1:0] sel4;
    wire [3:0] in0, in1, in2, in3;
    wire [3:0] out4 = (sel4 == 2'd0) ? in0
                    : (sel4 == 2'd1) ? in1
                    : (sel4 == 2'd2) ? in2
                    : in3;

    initial begin
        $display("a=%h b=%h out=%h",  a, b, out);
        $finish;
    end
endmodule

Pola cond ? a : b di hardware adalah multiplexer 2-ke-1 dengan pemilih 1 bit. Merangkainya tidak masalah untuk pilihan 3 dan 4 arah, tapi lebih dari itu, pernyataan case (dibahas di Pernyataan Case) jauh lebih mudah dibaca.

Operator ?: juga cara standar untuk memberi register nilai default yang hanya sesekali kamu timpa:

next_value = update ? new_data : next_value;

Aturan Lebar: Jebakan Pemula

Aturan lebar Verilog untuk operator aritmetika terkenal sering mengejutkan. Versi singkatnya:

• Lebar hasilnya adalah lebar maksimum dari input-input-nya.
• Kalau hasilnya diberikan ke sesuatu yang lebih lebar, hasilnya di-zero-extend (atau di-sign-extend kalau signed).
• Lebar perhitungan perantara juga sama dengan lebar hasilnya, artinya overflow terjadi di perhitungan perantara.

module width_trap;
    reg [7:0]  a, b;
    reg [15:0] product;

    initial begin
        a = 8'd200;
        b = 8'd200;

        // a * b "should" be 40000 (fits in 16 bits)
        // but the multiply happens at 8 bits, overflows, then assigns
        product = a * b;
        $display("8-bit *: product = %0d (expected 40000)", product);

        // Fix: cast one operand to wider before multiplying
        product = {8'b0, a} * b;
        $display("widened: product = %0d", product);

        $finish;
    end
endmodule

Perkalian pertama mengalami overflow karena lebar kedua operand 8 bit, sehingga lebar hasilnya juga 8 bit, dan 40000 tidak muat. Yang kedua berhasil karena kita secara eksplisit melebarkan a sebelum mengalikan.

Teknik perbaikannya:

• Pakai operator concatenation {8'b0, a} untuk zero-extend.
• Pakai $unsigned(a) atau $signed(a) untuk memengaruhi cara nilainya dibaca.
• Lebarkan ekspresi perantara kalau ragu.

Prioritas Operator

Kamu tidak akan menghafal tabelnya, tapi kamu akan mengandalkan beberapa aturan:

• *, /, % mengikat lebih kuat daripada +, -.
• Perbandingan mengikat lebih kuat daripada operator logika (&&, ||).
• Operator kondisional ?: punya prioritas sangat rendah, jadi biasanya cabang-cabangnya perlu diberi tanda kurung di ekspresi yang lebih besar.
• Kalau ragu, beri tanda kurung. Simulator tidak menagih per karakter.

out = (mode == 2'd0) ? a + b : a - b;   // clearer with parens

Selanjutnya

Kamu sudah membahas setiap operator yang mirip dengan saudaranya di software. Dokumen berikutnya, Bitwise dan Reduksi, membahas operator yang tidak punya padanan langsung di software: AND/OR/XOR bitwise per bit, ditambah bentuk reduksi yang meringkas seluruh vektor menjadi satu bit.