Module Verilog Pertamamu: Panduan Langkah demi Langkah

Module Adalah Satuan Dasar Verilog

Segala sesuatu di Verilog berada di dalam sebuah module. Module membungkus sepotong rangkaian: ia mendeklarasikan sinyal apa yang masuk, sinyal apa yang keluar, dan kabel/register/logika apa yang ada di antaranya. Setiap chip yang pernah kamu lihat adalah pohon module yang membuat instance module lain, terus sampai ke primitif gerbang yang disediakan vendor.

Bentuknya selalu sama:

module name(port_list);
    // declarations: wire, reg, parameter
    // body: assigns, instantiations, always blocks
endmodule

Kita akan membangun module lengkap secara bertahap.

Module Berguna Terkecil: Gerbang AND Dua Input

Kita butuh sesuatu yang sederhana dan berdiri sendiri. Gerbang AND dua input sangat cocok: dua input, satu output, satu baris logika.

module and_gate(
    input  wire a,
    input  wire b,
    output wire y
);
    assign y = a & b;
endmodule

module test;
    reg  a, b;
    wire y;

    and_gate dut(.a(a), .b(b), .y(y));

    initial begin
        a = 0; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 0; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        $finish;
    end
endmodule

Tekan Jalankan. Kamu akan melihat empat baris tabel kebenaran AND. Mari kita bahas setiap bagiannya.

Membaca Deklarasi Module

module and_gate(
    input  wire a,
    input  wire b,
    output wire y
);

• module and_gate mendeklarasikan module bernama and_gate. Nama inilah yang dipakai module lain untuk membuat instance-nya.
• Daftar di dalam tanda kurung adalah daftar port: sinyal-sinyal yang terlihat dari luar.
• input wire a: a adalah port input; tipenya wire (digerakkan dari luar).
• output wire y: y adalah port output yang digerakkan oleh sesuatu di dalam module.

Kalau ingin ringkas, kamu bisa menulis input a alih-alih input wire a, karena arah port saja sudah membuat tipe default-nya wire. Tapi menulis secara eksplisit adalah kebiasaan yang layak dibangun. Port Module membahas semua bentuk port.

Isi Module

assign y = a & b;

Itu adalah penugasan kontinu. Artinya "setiap kali a atau b berubah, hitung ulang y sebagai AND bitwise dari keduanya". Tidak ada clock, tidak ada timing: hubungan itu selalu berlaku. Itulah logika kombinasional murni.

endmodule menutup blok. Module-nya selesai.

Testbench

Kamu tidak bisa menjalankan and_gate sendirian. Kamu butuh module kedua yang menggerakkan input-nya dan mengamati output-nya. Itulah testbench, dan menurut konvensi kita menamainya test, tb, atau <design>_tb.

module test;
    reg  a, b;
    wire y;

    and_gate dut(.a(a), .b(b), .y(y));
    ...
endmodule

Tiga hal yang perlu diperhatikan:

• Tidak ada daftar port. Testbench adalah puncak simulasi; tidak ada apa pun di luarnya.
• reg a, b dan wire y. Input untuk design under test (DUT) bertipe reg di testbench karena kita menggerakkannya dari blok prosedural. Output-nya bertipe wire karena DUT yang menggerakkannya.
• and_gate dut(.a(a), .b(b), .y(y)). Ini adalah instantiasi. Kita membuat salinan and_gate dan menamainya dut (nama yang umum, dari "design under test"). Sintaks .a(a) artinya "hubungkan port bernama a pada instance ke sinyal lokal bernama a". Instantiasi Module membahasnya lebih dalam.

Stimulus

initial begin
    a = 0; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
    a = 0; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
    a = 1; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
    a = 1; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
    $finish;
end

Blok initial berjalan sekali saat simulasi dimulai. Di dalamnya:

• a = 0; b = 0; menggerakkan input. Ini adalah penugasan blocking: urutannya penting, dan masing-masing terjadi sebelum yang berikutnya.
• #1 memajukan waktu simulasi sebanyak 1 satuan. Kita butuh ini agar y punya waktu untuk stabil setelah input berubah. Tanpa #1, $display akan mencetak nilai y yang lama.
• $display(...) mencetak ke konsol simulasi. Format string-nya bekerja seperti printf di C: %b untuk biner, %d untuk desimal, %h untuk heksadesimal, %t untuk waktu simulasi.
• $finish mengakhiri simulasi. Tanpanya, simulator akan terus memajukan waktu selamanya sambil menunggu event yang tidak pernah datang.

Coba Rusak Kodenya

Ubah module menjadi gerbang OR (ganti & dengan |) lalu jalankan lagi. Tabel kebenarannya berubah. Sekarang coba XOR:

module xor_gate(
    input  wire a,
    input  wire b,
    output wire y
);
    assign y = a ^ b;
endmodule

module test;
    reg  a, b;
    wire y;

    xor_gate dut(.a(a), .b(b), .y(y));

    initial begin
        a = 0; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 0; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        $finish;
    end
endmodule

Kerangkanya sama. Operatornya berbeda. Itulah inti logika kombinasional: deklarasikan port, tulis assign, coba semua kombinasi input, amati output-nya.

Module dengan Dua Output

Module bisa punya lebih dari satu output. Ini half-adder: dua input, sum dan carry-out:

module half_adder(
    input  wire a,
    input  wire b,
    output wire sum,
    output wire carry
);
    assign sum   = a ^ b;
    assign carry = a & b;
endmodule

module test;
    reg  a, b;
    wire sum, carry;

    half_adder dut(.a(a), .b(b), .sum(sum), .carry(carry));

    initial begin
        a = 0; b = 0; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        a = 0; b = 1; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        a = 1; b = 0; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        a = 1; b = 1; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        $finish;
    end
endmodule

Dua pernyataan assign itu berdampingan, tapi terjadi secara paralel: tidak ada "hitung sum dulu, lalu hitung carry". Keduanya selalu berlaku. Inilah konkurensi yang kita bahas di Hardware vs Software, dalam bentuk nyata.

Yang Sekarang Kamu Ketahui

Kamu sudah melihat seluruh kerangka file Verilog: module desain dengan port yang dideklarasikan dan isinya, ditambah module testbench yang membuat instance-nya, menggerakkan input-nya di blok initial, dan melaporkan hasilnya. Hampir setiap file sumber Verilog yang akan kamu baca mengikuti templat ini. Sisa bahasanya hanyalah mengisi logika yang lebih kaya, sinyal multi-bit, perilaku yang dikendalikan clock, dan testbench yang lebih besar.

Berikutnya: komentar dan gaya kode, agar module-mu tetap mudah dibaca saat makin besar.