Zorluk - Sınırlı Toplam

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 38 / 38.

Görev

Orta

signed 8 bitlik örneği, etkin yükselen kenarlarda signed q değerine biriktirin; -128 ve 127 değerlerinde doyuma ulaşmasını sağlayın. Doyum oluştuğunda sticky clipped değerini ayarlayın; ayarlandıktan sonra rst veya clear uygulanana kadar ayarlı kalır. Her iki eşzamanlı kontrol de q ve clipped değerlerini sıfırlar ve en üzerinde önceliğe sahiptir. Devre dışı kenarlarda her iki değer de korunur. Çıktı sütunları: q, clipped. Tüm kontroller ve veriler, her yükselen saat kenarından önce sabittir; sonuçlar bundan sonra gözlemlenir.

design.v dosyasını tamamlayın ve modül adlarını ve portlarını koruyun. Kilitli testbench.v giriş değişikliklerini sağlar ve kararlı hâle geldikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart girdi gerekmez. Tasarıma yazdırma, gecikme veya simülasyon sonlandırma eklemeyin. Beklenen çıktı, her gözlem için bir satır ondalık değerden oluşur; değerler tek bir boşlukla ayrılır ve satır yeni satır karakteriyle biter.

Kendin dene

module dut (input clk, input rst, input clear, input en, input signed [7:0] sample, output reg signed [7:0] q, output reg clipped);
    // Bu yer tutucuyu kendi tasarımınızla değiştirin.
    initial q = 0;
    initial clipped = 0;
endmodule