Yeniden Kullanılabilir Denetleyici Görevleri

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 27 / 38.

Bir Verilog task, prosedürel çalışmaları gruplandırır ve sonuçları output veya inout bağımsız değişkenleri aracılığıyla döndürebilir. Testbench görevleri, yinelenen kontrolleri azaltır. Kombinasyonel bir function öğesinin aksine, bir task uygun olduğunda zamanlama denetimleri içerebilir; ancak bu denetleyici görevler yalnızca sıfır zamanlı karşılaştırmalar gerçekleştirir. Ayrı eşzamanlı çağrıların bağımsız yerel depolama alanına ihtiyaç duyduğu durumlarda automatic görevler kullanın; burada sağlanan çağrılar ardışıktır.

İlgili alıntı; çevredeki bildirimler ve bağlantılar görevde sağlanmıştır.

task check_value;
    input [7:0] actual,expected;
    output ok;
    begin ok = (actual === expected); end
endtask

Çağıran, kontrol sonucunu açık bir çıkış bağımsız değişkeni aracılığıyla alır.

task argüman yönlerini tanımlayın ve hataları toplamadan önce çağrı başına sonuç değişkenlerini sıfırlayın.

Görev

Orta

actual ve expected dört durumlu eşitlik kapsamında eşleştiğinde ok değerinin bir, aksi durumda sıfır olması için check_value işlevini uygulayın. Bu modül, kilitli testbench tarafından çağrılan yalnızca simülasyona yönelik bir task içerir. Çıktı sütunları: ok.

design.v dosyasını tamamlayın ve modül adları ile portlarını koruyun. Kilitli testbench.v, giriş değişikliklerini sağlar ve dengelendikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart girdi gerekmez. Yazdırma ve senaryo denetimini kilitli testbench'te bırakın; yalnızca task gövdesini uygulayın. Beklenen çıktı, her gözlem için bir satır ondalık değer, değerler arasında tek bir boşluk ve satır sonunda bir yeni satır olacak şekildedir.

Kendin dene

module dut;
    task check_value;
        input [7:0] actual,expected;
        output ok;
        begin
            // Kontrol görevini tamamla.
            ok=0;
        end
    endtask
endmodule