İşaretli Karşılaştırmalar

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 7 / 38.

Aynı bit deseni, farklı signed ve işaretsiz sayıları temsil edebilir. İkinin tümleyeni değerlerini karşılaştırırken her iki işleneni de signed olarak tanımlayın. signed ve işaretsiz işlenenlerin karıştırılması, karşılaştırmanın yorumlanışını değiştirebilir. Birleştirmeler, signed sinyaller içerseler bile işaretsiz ifadelerdir.

İlgili alıntı; çevredeki bildirimler ve bağlantılar meydan okumada sağlanmıştır.

wire signed [7:0] a,b;
assign less = a < b;

signed bildirimleri, negatif değerlerin negatif olmayan değerlerden daha küçük karşılaştırılmasını sağlar.

Karşılaştırma işlenenlerini tutarlı bir şekilde signed olarak kullanın ve signed değerleri işaret bitleriyle genişletin.

Görev

Orta

signed 8 bitlik a ve b değerlerini karşılaştırın. a, b'den küçük olduğunda less, eşit olduklarında equal çıktısını verin. Her iki giriş de iki tümleyenli signed değerlerdir. Çıktı sütunları: less, equal. Tüm uyarım değerleri bilinen ikili değerlerdir.

design.v dosyasını tamamlayın ve modül adlarını ve portlarını koruyun. Kilitli testbench.v giriş değişikliklerini sağlar ve kararlı hale geldikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart girdi gerekmez. Tasarıma yazdırma, gecikme veya simülasyon sonlandırma eklemeyin. Beklenen çıktı, her gözlem için bir satır ondalık değer; değerler tek bir boşlukla ayrılmalı ve satır yeni satır karakteriyle bitmelidir.

Kendin dene

module dut (input signed [7:0] a, input signed [7:0] b, output less, output equal);
    // Bu yer tutucuyu kendi tasarımınızla değiştirin.
    assign less = 0;
    assign equal = 0;
endmodule