Zorluk - Desen Olayları

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 37 / 38.

Görev

Orta

Kabul edilen giriş örneklerindeki 101 bit desenini algıla. en=1, yükselen kenarda bit_in değerini kabul eder; en=0, kısmi eşleşme durumunu korur ve hit=0 üretir. Kayıtlı hit=1 değerini yalnızca kabul edilen bir bit 101 desenini tamamladığında ayarla. Çakışan eşleşmelere izin verilir: 10101 iki darbe üretir. Eşzamanlı rst, en'e göre öncelikli olarak durumu ve hit değerini temizler. Çıkış sütunları: hit. Tüm kontrol ve veri sinyalleri, her yükselen saat kenarından önce sabittir; sonuçlar sonrasında gözlemlenir.

design.v dosyasını tamamla ve modül adlarıyla portlarını koru. Kilitli testbench.v, giriş değişikliklerini sağlar ve kararlı hâle geldikten sonra çıkışları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart giriş gerekli değildir. Tasarıma yazdırma, gecikme veya simülasyonu sonlandırma ekleme. Beklenen çıktı, her gözlem için boşluklarla ayrılmış bir satır ondalık değerden oluşur ve satır sonu karakteriyle biter.

Kendin dene

module dut (input clk, input rst, input en, input bit_in, output reg hit);
    // Bu yer tutucuyu kendi tasarımınızla değiştirin.
    initial hit = 0;
endmodule