Özet - Çift Okuma Bankası

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 25 / 38.

Görev

Orta

Bir saat darbeli yazma ve qa ile qb adlı iki kayıtlı eski veri okuma çıkışı içeren dört adet 8 bitlik sözcük uygulayın. we, waddr adresine yazar. Eşzamanlı rst yalnızca qa ve qb'yi temizler. Aksi takdirde re, raddr_a ve raddr_b adreslerinden yapılan her iki okumayı etkinleştirir; devre dışı okumalar mevcut değerlerini korur. Aynı kenardaki yazmalar, bu okumalar tarafından yakalanan eski değerleri değiştirmez. Testler, okumadan önce sözcükleri başlatır. Çıktı sütunları: qa, qb. Tüm denetimler ve veriler, her yükselen saat kenarından önce sabittir; sonuçlar sonrasında gözlemlenir.

design.v dosyasını tamamlayın ve modül adlarını ve portlarını koruyun. Kilitli testbench.v giriş değişikliklerini sağlar ve kararlı hale geldikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart girdi gerekmez. Tasarıma yazdırma, gecikme veya simülasyon sonlandırma eklemeyin. Beklenen çıktı, her gözlem için bir satır ondalık değer; değerler tek bir boşlukla ayrılır ve satır sonunda yeni satır bulunur.

Kendin dene

module dut (input clk, input rst, input we, input re, input [1:0] waddr, input [1:0] raddr_a, input [1:0] raddr_b, input [7:0] data, output reg [7:0] qa, output reg [7:0] qb);
    // Bu yer tutucuyu kendi tasarımınızla değiştirin.
    initial qa = 0;
    initial qb = 0;
endmodule