Özet - Toplayıcı Denetimi

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 30 / 38.

Görev

Orta

Dört bitlik işaretsiz bir toplayıcı için denetim uygulayın. Skor tablosu dersindeki gibi checked ve errors değerlerini biriktirin ve kapsama bitlerini koruyun: bit 0, a=b=0 durumunu; bit 1, a=b=15 durumunu; bit 2 ise diğer tüm giriş çiftlerini belirtir. Dört durumlu eşitsizlik kullanarak actual değerini beş bitlik tam toplamla karşılaştırın. Çağıran taraf tüm sayaçları ve bayrakları başlatır. Bu modül, kilitli testbench tarafından çağrılan yalnızca simülasyonda kullanılan bir task içerir. Çıktı sütunları: checked, errors, seen.

design.v dosyasını tamamlayın ve modül adlarını ve portlarını koruyun. Kilitli testbench.v, giriş değişikliklerini sağlar ve kararlı duruma geldikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart girdiye gerek yoktur. Yazdırma ve senaryo denetimini kilitli testbench içinde bırakın; yalnızca task gövdesini uygulayın. Beklenen çıktı, her gözlem için bir satır ondalık değer olmalı, değerler tek bir boşlukla ayrılmalı ve satır yeni satır karakteriyle bitmelidir.

Kendin dene

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // Denetleyici görevini tamamla.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule