Kabul Edilen Örnekleri Say

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 34 / 38.

Görev

Zor

Beş adımda bir Sample Monitor oluşturun. Kabul edilen örnekleri count içinde takip edin: sıfırlama veya temizleme yapılmayan her en kenarında artırın ve 15'te doyuma ulaşmasını sağlayın. rst veya clear, count ile birlikte total değerini de sıfırlar. Sıfır değerli kabul edilen örnekler de count değerini artırır. Testbench'i ve önceki çıktı davranışı da dahil olmak üzere önceki adımlardaki her şeyi koruyun. Tüm giriş değerleri bilinmektedir. Senaryolar en fazla 40 kenar içerir; bu nedenle total 16 bit'e sığar. Sabit testbench, 1-9. senaryolar için total değerini, 10-12. senaryolar için total ve count değerlerini, 13-15. senaryolar için ise total, count ve alarm değerlerini yazdırır. Yalnızca bu adım için etkinleştirilen senaryolar değerlendirilir.

design.v dosyasını tamamlayın ve modül adları ile portlarını koruyun. Kilitli testbench.v, giriş değişikliklerini sağlar ve dengelendikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör argümanı kullanarak bir senaryo seçer; standart girdi gerekmez. Tasarıma yazdırma, gecikme veya simülasyonu sonlandırma eklemeyin. Beklenen çıktı, her gözlem için bir satır ondalık değer, değerler arasında bir boşluk ve satır sonunda bir yeni satır olacak şekildedir.

Kendin dene

module dut(input clk,rst,en,clear, input [7:0] data, input [15:0] limit, output reg [15:0] total, output reg [3:0] count, output alarm);
    always @(posedge clk)begin
        if(rst)total<=0;else if(clear)total<=0;else if(en)total<=total+data;
        count<=0;
    end
    assign alarm=0;
endmodule