Özet - İstek Yönlendirici

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 5 / 38.

Görev

Orta

Yalnızca tam olarak bir biti ayarlanmış 4 bitlik bir isteği kabul edin. Geçerli olduğunda, seçilen bit dizinini code içinde çıktı olarak verin ve valid değerini ayarlayın. Boşta veya birden çok istek olduğunda hem code hem de valid sıfır olur. Çıktı sütunları: code, valid. Tüm uyarım değerleri bilinen ikili değerlerdir.

design.v dosyasını tamamlayın ve modül adlarıyla portlarını koruyun. Kilitli testbench.v, giriş değişikliklerini sağlar ve kararlı hâle geldikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkenini kullanarak bir senaryo seçer; standart girdi gerekmez. Tasarıma yazdırma, gecikme veya simülasyon sonlandırma eklemeyin. Beklenen çıktı, her gözlem için bir satır ondalık değer olup değerler tek bir boşlukla ayrılır ve satır yeni satır karakteriyle biter.

Kendin dene

module dut (input [3:0] req, output reg [1:0] code, output reg valid);
    // Bu yer tutucuyu kendi tasarımınızla değiştirin.
    initial code = 0;
    initial valid = 0;
endmodule