Zorluk - Parite İşlem Hattı

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 36 / 38.

Görev

Orta

İki aşamalı bir parity ardışık düzeni oluşturun. İlk olarak bayt verisini ve in_valid değerini yakalayın. Sıfırlama uygulanmayan sonraki kenarda, önceki geçerli değeri yüksekse çıktı parity’si önceki yakalanan baytın reduction XOR değeridir; aksi takdirde sıfırdır. out_valid, geciktirilmiş geçerli değeridir. Eşzamanlı rst, her iki aşamayı ve çıktıları temizler. Çıktı sütunları: parity, out_valid. Tüm denetimler ve veriler, her yükselen saat kenarından önce sabittir; sonuçlar sonrasında gözlemlenir.

design.v dosyasını tamamlayın ve modül adlarıyla portlarını koruyun. Kilitli testbench.v, giriş değişikliklerini sağlar ve kararlı hale geldikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart giriş gerekmez. Tasarıma yazdırma, gecikme veya simülasyon sonlandırma eklemeyin. Beklenen çıktı, her gözlem için bir satır ondalık değer olmalı; değerler tek bir boşlukla ayrılmalı ve satır yeni satır karakteriyle sona ermelidir.

Kendin dene

module dut (input clk, input rst, input in_valid, input [7:0] data, output reg parity, output reg out_valid);
    // Bu yer tutucuyu kendi tasarımınızla değiştirin.
    initial parity = 0;
    initial out_valid = 0;
endmodule