Özet - İşaretli Fark

Coddy'nin Verilog Journey'sinin RTL Tasarımı ve Doğrulama bölümünün bir parçası. Ders 10 / 38.

Görev

Orta

Doygunluk uygulayarak signed 8 bitlik a eksi b işlemini -128 ile 127 arasında hesaplayın. Kesin fark bu aralığın dışındaysa doygunluğa ulaşmış y değerini ve clipped=1 değerini döndürün. Çıktı sütunları: y, clipped. Tüm uyarıcı değerleri bilinen ikili değerlerdir.

design.v dosyasını tamamlayın ve modül adlarını ve portlarını koruyun. Kilitli testbench.v, giriş değişikliklerini sağlar ve değerler kararlı hâle geldikten sonra çıktıları yazdırır. +CASE=1 gibi bir simülatör bağımsız değişkeni kullanarak bir senaryo seçer; standart girdi gerekmez. Tasarıma yazdırma, gecikme veya simülasyon sonlandırma eklemeyin. Beklenen çıktı, her gözlem için ondalık değerlerden oluşan, tek boşlukla ayrılmış ve satır sonuyla biten bir satırdır.

Kendin dene

module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
    // Bu yer tutucuyu kendi tasarımınızla değiştirin.
    initial y = 0;
    initial clipped = 0;
endmodule