Accetta i campioni abilitati

Fa parte della sezione Progettazione e verifica RTL del percorso Verilog di Coddy. Lezione 32 di 38.

Sfida

Difficile

Costruisci un Sample Monitor in cinque passaggi. Aggiungi il controllo di abilitazione: dopo la priorità del reset, en=1 accetta i dati e li aggiunge al totale; en=0 mantiene invariato il totale. Mantieni tutti i comportamenti precedenti. Mantieni tutto ciò che proviene dai passaggi precedenti, inclusi il relativo testbench e il comportamento di output precedente. Tutti i valori di input sono noti. Gli scenari contengono al massimo 40 fronti, quindi il totale rientra in 16 bit. Il testbench fisso stampa il totale per gli scenari 1-9, il totale e il conteggio per gli scenari 10-12, e il totale, il conteggio e l'allarme per gli scenari 13-15. Vengono valutati solo gli scenari abilitati per questo passaggio.

Completa design.v e mantieni invariati i nomi dei moduli e le porte. Il testbench.v bloccato fornisce le modifiche agli input e stampa gli output dopo che si sono stabilizzati. Sceglie uno scenario usando un argomento del simulatore come +CASE=1; non è richiesto alcuno standard input. Non aggiungere stampe, ritardi o terminazione della simulazione al design. L'output previsto consiste in una riga di valori decimali per ogni osservazione, separati da uno spazio e terminata da un a capo.

Provalo tu

module dut(input clk,rst,en,clear, input [7:0] data, input [15:0] limit, output reg [15:0] total, output reg [3:0] count, output alarm);
    always @(posedge clk)begin
        if(rst)total<=0;else total<=total+data;
        count<=0;
    end
    assign alarm=0;
endmodule