Riepilogo - Router delle richieste
Fa parte della sezione Progettazione e verifica RTL del percorso Verilog di Coddy. Lezione 5 di 38.
Sfida
MedioAccetta una richiesta a 4 bit solo se è impostato esattamente un bit. Quando la richiesta è valida, emetti l'indice del bit selezionato in code e imposta valid. Per richieste inattive o multiple, sia code che valid sono zero. Colonne di output: code, valid. Tutti i valori di stimolo sono valori binari noti.
Completa design.v e mantieni i nomi dei moduli e delle porte. Il testbench.v bloccato fornisce le variazioni degli input e stampa gli output dopo che si sono stabilizzati. Sceglie uno scenario usando un argomento del simulatore come +CASE=1; non è richiesto alcun input standard. Non aggiungere stampe, ritardi o terminazioni della simulazione al design. L'output previsto è una riga di valori decimali per ogni osservazione, separati da uno spazio e terminati da un newline.
Provalo tu
module dut (input [3:0] req, output reg [1:0] code, output reg valid);
// Sostituisci questo segnaposto con il tuo progetto.
initial code = 0;
initial valid = 0;
endmoduleTutte le lezioni di Progettazione e verifica RTL
1RTL combinatorio affidabile
I valori predefiniti evitano i latchEncoder di prioritàConvalida one-hotDecodifica sicura dei caseRiepilogo - Router delle richieste
2Larghezze e aritmetica con segno
Preservare i bit di riportoConfronti con segnoShift aritmetici a destraOverflow e saturazioneRiepilogo - Differenza con segnoEsercitati da solo: Compilatore Verilog online