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Fa parte della sezione Progettazione e verifica RTL del percorso Verilog di Coddy. Lezione 33 di 38.

Sfida

Difficile

Costruisci un Sample Monitor in cinque passaggi. Aggiungi la cancellazione sincrona con priorità dopo rst e prima di en. clear azzera total senza accettare dati su quel fronte, anche quando en=1. Mantieni il comportamento di reset ed enable. Mantieni tutto ciò che è stato realizzato nei passaggi precedenti, inclusi il testbench e il comportamento di output precedente. Tutti i valori di input sono noti. Gli scenari contengono al massimo 40 fronti, quindi il totale rientra in 16 bit. Il testbench fisso stampa total per gli scenari 1-9, total e count per gli scenari 10-12 e total, count e alarm per gli scenari 13-15. Vengono valutati solo gli scenari abilitati per questo passaggio.

Completa design.v e mantieni invariati i nomi dei moduli e le porte. Il testbench.v bloccato fornisce le variazioni degli input e stampa gli output dopo che si sono stabilizzati. Seleziona uno scenario usando un argomento del simulatore come +CASE=1; non è necessario alcun input standard. Non aggiungere stampe, ritardi o terminazioni della simulazione al design. L'output previsto è una riga di valori decimali per ogni osservazione, separati da uno spazio e terminati da un carattere di nuova riga.

Provalo tu

module dut(input clk,rst,en,clear, input [7:0] data, input [15:0] limit, output reg [15:0] total, output reg [3:0] count, output alarm);
    always @(posedge clk)begin
        if(rst)total<=0;else if(en)total<=total+data;
        count<=0;
    end
    assign alarm=0;
endmodule