Riepilogo - Verifica dell'addizionatore

Fa parte della sezione Progettazione e verifica RTL del percorso Verilog di Coddy. Lezione 30 di 38.

Sfida

Medio

Implementa l’audit per un sommatore senza segno a quattro bit. Accumula checked ed errors come nella lezione sul tabellone dei punteggi e preserva i bit di copertura: il bit 0 indica a=b=0, il bit 1 indica a=b=15 e il bit 2 indica ogni altra coppia di input. Confronta actual con la somma completa a cinque bit usando l’ineguaglianza a quattro stati. Il chiamante inizializza tutti i contatori e i flag. Questo modulo contiene un task valido solo per la simulazione, chiamato dal testbench bloccato. Colonne di output: checked, errors, seen.

Completa design.v e preservane i nomi dei moduli e le porte. Il testbench.v bloccato fornisce le variazioni degli input e stampa gli output dopo che si sono stabilizzati. Sceglie uno scenario usando un argomento del simulatore come +CASE=1; non è richiesto alcun input standard. Mantieni la stampa e il controllo degli scenari nel testbench bloccato; implementa solo il corpo del task. L’output previsto è una riga di valori decimali per ogni osservazione, separati da uno spazio e terminati da un carattere di nuova riga.

Provalo tu

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // Completa il task di verifica.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule