Riepilogo - Maschera di bit riutilizzabile

Fa parte della sezione Progettazione e verifica RTL del percorso Verilog di Coddy. Lezione 15 di 38.

Sfida

Medio

Realizza un circuito di azzeramento dei bit di WIDTH bit con un ciclo generate denominato: ogni bit di uscita è uguale al bit corrispondente di a AND l’inverso di b in quella posizione. b è una maschera di azzeramento. WIDTH è positivo. Il testbench bloccato istanzia valori di WIDTH pari a 1, 4 e 8, usando i bit meno significativi di a e b per le istanze più strette. Le colonne di output sono y1, y4 e y8 in decimale.

Completa design.v e mantieni i nomi dei moduli e le porte. Il testbench.v bloccato fornisce le variazioni degli input e stampa gli output dopo che si sono stabilizzati. Sceglie uno scenario usando un argomento del simulatore come +CASE=1; non è richiesto alcun input standard. Non aggiungere stampe, ritardi o terminazioni della simulazione al design. L’output previsto è una riga di valori decimali per ogni osservazione, separati da uno spazio e terminati da un carattere di nuova riga.

Provalo tu

module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
    // Implementa il circuito parametrizzato.
    assign y = 0;
endmodule