Riepilogo - Contatore di Eventi

Fa parte della sezione Progettazione e verifica RTL del percorso Verilog di Coddy. Lezione 20 di 38.

Sfida

Medio

Conta le transizioni crescenti campionate di sig sincrono in count a 4 bit. Saturalo a 15. Il rst sincrono azzera count e il livello precedente. Un sig alto subito dopo il reset viene conteggiato come evento crescente. Colonne di output: count. Tutti i controlli e i dati sono stabili prima di ogni fronte di salita del clock; i risultati vengono osservati dopo.

Completa design.v e conserva i nomi del modulo e delle porte. Il testbench.v bloccato fornisce le variazioni degli ingressi e stampa gli output dopo che si sono stabilizzati. Sceglie uno scenario usando un argomento del simulatore come +CASE=1; non è richiesto alcun input standard. Non aggiungere stampe, ritardi o terminazioni della simulazione al design. L'output previsto è una riga di valori decimali per ogni osservazione, separati da uno spazio e terminata da un carattere di nuova riga.

Provalo tu

module dut (input clk, input rst, input sig, output reg [3:0] count);
    // Sostituisci questo segnaposto con il tuo progetto.
    initial count = 0;
endmodule