Terima Sampel Aktif

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 32 dari 38.

Tantangan

Sulit

Bangun satu Sample Monitor dalam lima langkah. Tambahkan kontrol enable: setelah prioritas reset, en=1 menerima data dan menambahkannya ke total; en=0 mempertahankan total. Pertahankan semua perilaku sebelumnya. Pertahankan semua yang ada dari langkah sebelumnya, termasuk testbench dan perilaku output sebelumnya. Semua nilai input diketahui. Skenario berisi paling banyak 40 tepi, sehingga total muat dalam 16 bit. Testbench tetap mencetak total untuk skenario 1-9, total dan count untuk skenario 10-12, serta total, count dan alarm untuk skenario 13-15. Hanya skenario yang diaktifkan untuk langkah ini yang dinilai.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci menyediakan perubahan input dan mencetak output setelah nilainya stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, jeda, atau penghentian simulasi ke dalam desain. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan oleh satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut(input clk,rst,en,clear, input [7:0] data, input [15:0] limit, output reg [15:0] total, output reg [3:0] count, output alarm);
    always @(posedge clk)begin
        if(rst)total<=0;else total<=total+data;
        count<=0;
    end
    assign alarm=0;
endmodule