Ringkasan: Pencacah Peristiwa

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 20 dari 38.

Tantangan

Sedang

Hitung transisi naik pada sig sinkron yang disampel dalam count 4-bit. Batasi nilainya hingga 15. rst sinkron menghapus count dan level sebelumnya. sig yang bernilai tinggi tepat setelah reset dihitung sebagai peristiwa naik. Kolom output: count. Semua kontrol dan data stabil sebelum setiap tepi naik clock, hasil diamati setelahnya.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci memberikan perubahan input dan mencetak output setelah stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, penundaan, atau penghentian simulasi ke design. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan dengan satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut (input clk, input rst, input sig, output reg [3:0] count);
    // Ganti placeholder ini dengan rancanganmu.
    initial count = 0;
endmodule