Perbandingan Bertanda

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 7 dari 38.

Pola bit yang sama dapat merepresentasikan angka signed dan unsigned yang berbeda. Deklarasikan kedua operand sebagai signed saat membandingkan nilai komplemen dua. Mencampur operand signed dan unsigned dapat mengubah interpretasi perbandingan. Konkatenasi adalah ekspresi unsigned, meskipun berisi sinyal signed.

Kutipan yang relevan; deklarasi dan koneksi di sekitarnya tersedia dalam tantangan.

wire signed [7:0] a,b;
assign less = a < b;

Deklarasi signed membuat nilai negatif dibandingkan lebih kecil daripada nilai nonnegatif.

Pastikan operand perbandingan selalu signed dan perluas nilai signed dengan bit tandanya.

Tantangan

Sedang

Bandingkan a dan b 8-bit signed. Keluarkan less saat a lebih kecil daripada b, dan equal saat keduanya sama. Kedua input adalah nilai signed komplemen dua. Kolom output: less, equal. Semua nilai stimulus adalah nilai biner yang diketahui.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci menyediakan perubahan input dan mencetak output setelah stabil. File ini memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, penundaan, atau penghentian simulasi ke desain. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan oleh satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut (input signed [7:0] a, input signed [7:0] b, output less, output equal);
    // Ganti bagian sementara ini dengan rancanganmu.
    assign less = 0;
    assign equal = 0;
endmodule