Ringkasan: Masker Bit yang Dapat Digunakan Kembali

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 15 dari 38.

Tantangan

Sedang

Buat rangkaian pengosong bit selebar WIDTH bit dengan perulangan generate bernama: setiap bit output sama dengan bit a yang bersesuaian AND kebalikan b pada posisi tersebut. b adalah mask pengosong. WIDTH bernilai positif. Testbench terkunci membuat instance dengan nilai WIDTH 1, 4, dan 8, menggunakan bit-bit terendah dari a dan b untuk instance yang lebih sempit. Kolom output adalah y1, y4, dan y8 dalam desimal.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci memberikan perubahan input dan mencetak output setelah nilainya stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, jeda, atau penghentian simulasi ke dalam desain. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan oleh satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
    // Implementasikan rangkaian berparameter.
    assign y = 0;
endmodule