Tantangan: Jumlah Terbatas

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 38 dari 38.

Tantangan

Sedang

Akumulasikan sampel 8-bit signed ke dalam q signed pada tepi naik yang diaktifkan, dengan saturasi pada -128 dan 127. Atur clipped agar tetap aktif setiap kali terjadi saturasi. Setelah diatur, nilainya tetap aktif hingga rst atau clear. Kedua kontrol sinkron mengosongkan q dan clipped serta memiliki prioritas atas en. Tepi yang dinonaktifkan mempertahankan kedua nilai. Kolom output: q, clipped. Semua kontrol dan data stabil sebelum setiap tepi naik clock. Hasil diamati setelahnya.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang dikunci memberikan perubahan input dan mencetak output setelah nilainya stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1. Input standar tidak diperlukan. Jangan tambahkan pencetakan, jeda, atau penghentian simulasi ke dalam desain. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan oleh satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut (input clk, input rst, input clear, input en, input signed [7:0] sample, output reg signed [7:0] q, output reg clipped);
    // Ganti kode sementara ini dengan rancanganmu.
    initial q = 0;
    initial clipped = 0;
endmodule