Aktifkan Alarm Ambang Batas

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 35 dari 38.

Tantangan

Sulit

Bangun satu Sample Monitor dalam lima langkah. Aktifkan alarm kombinasi setiap kali total lebih besar dari atau sama dengan limit unsigned, termasuk saat nilainya sama. Alarm mencerminkan total yang diperbarui setelah setiap tepi dan mengikuti perubahan limit. limit=0 membuat alarm aktif meskipun total=0. Pertahankan semua perilaku akumulasi, enable, clear, dan penghitungan. Pertahankan semua hal dari langkah sebelumnya, termasuk testbench dan perilaku output sebelumnya. Semua nilai input diketahui. Skenario berisi paling banyak 40 tepi, jadi total muat dalam 16 bit. Testbench tetap mencetak total untuk skenario 1-9, total dan count untuk skenario 10-12, serta total, count, dan alarm untuk skenario 13-15. Hanya skenario yang diaktifkan untuk langkah ini yang dinilai.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang dikunci menyediakan perubahan input dan mencetak output setelah stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, penundaan, atau penghentian simulasi ke design. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan dengan satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut(input clk,rst,en,clear, input [7:0] data, input [15:0] limit, output reg [15:0] total, output reg [3:0] count, output alarm);
    always @(posedge clk)begin
        if(rst || clear)begin total<=0;count<=0;end
        else if(en)begin
            total<=total+data;
            if(count!=15)count<=count+4'd1;
        end
    end
    assign alarm=0;
endmodule