Rangkuman: Router Permintaan

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 5 dari 38.

Tantangan

Sedang

Terima permintaan 4-bit hanya jika tepat satu bit yang disetel. Jika valid, keluarkan indeks bit yang dipilih dalam code dan setel valid. Untuk kondisi idle atau beberapa permintaan, code dan valid bernilai nol. Kolom output: code, valid. Semua nilai stimulus adalah nilai biner yang diketahui.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci menyediakan perubahan input dan mencetak output setelah stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, delay, atau penghentian simulasi ke design. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan oleh satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut (input [3:0] req, output reg [1:0] code, output reg valid);
    // Ganti placeholder ini dengan desainmu.
    initial code = 0;
    initial valid = 0;
endmodule