Rangkuman: Audit Penjumlah

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 30 dari 38.

Tantangan

Sedang

Implementasikan audit untuk penjumlah unsigned empat bit. Akumulasikan checked dan errors seperti pada pelajaran tentang scoreboard, dan pertahankan bit cakupan: bit 0 menandai a=b=0, bit 1 menandai a=b=15, dan bit 2 menandai setiap pasangan input lainnya. Bandingkan actual dengan jumlah penuh lima bit menggunakan ketaksamaan empat keadaan. Pemanggil menginisialisasi semua penghitung dan flag. Module ini berisi task khusus simulasi yang dipanggil oleh testbench terkunci. Kolom output: checked, errors, seen.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci memberikan perubahan input dan mencetak output setelah nilainya stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Pertahankan pencetakan dan kendali skenario di testbench terkunci; implementasikan hanya isi task. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan dengan satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // Lengkapi task pemeriksa.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule