Rangkuman, Selisih Bertanda

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 10 dari 38.

Tantangan

Sedang

Hitung pengurangan b dari signed 8-bit a dengan saturasi ke rentang -128 hingga 127. Kembalikan y yang telah disaturasi dan clipped=1 saat selisih tepat berada di luar rentang tersebut. Kolom output: y, clipped. Semua nilai stimulus adalah nilai biner yang diketahui.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci memberikan perubahan input dan mencetak output setelah nilainya stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, jeda, atau penghentian simulasi ke design. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan oleh satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
    // Ganti placeholder ini dengan rancanganmu.
    initial y = 0;
    initial clipped = 0;
endmodule