Nilai Default Mencegah Latch

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 1 dari 38.

Output kombinasi harus diberi nilai untuk setiap jalur input. Jika blok always melewatkan pemberian nilai pada suatu output, output tersebut mempertahankan nilai lamanya, yang dapat menyimpulkan latch. Penetapan default yang diikuti dengan penimpaan membuat cakupan terlihat.

Kutipan yang relevan; deklarasi dan koneksi di sekitarnya disediakan dalam tantangan.

always @* begin
    y = 0;
    if (en) y = data;
end

default mencakup jalur yang dinonaktifkan, jadi output hanya bergantung pada input saat ini.

Tetapkan setiap output kombinatorial di semua jalur; gunakan nilai default sebelum penimpaan bersyarat.

Tantangan

Sedang

Implementasikan output 8-bit yang dikendalikan: saat en bernilai satu, y sama dengan a; jika tidak, y bernilai nol. Tetapkan y pada setiap jalur kombinasi. Kolom output: y. Semua nilai stimulus adalah nilai biner yang diketahui.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci menyediakan perubahan input dan mencetak output setelah stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Jangan tambahkan pencetakan, jeda, atau penghentian simulasi ke dalam desain. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan dengan satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut (input en, input [7:0] a, output reg [7:0] y);
    // Ganti bagian sementara ini dengan desainmu.
    initial y = 0;
endmodule

Uji dirimu

Pelajaran ini berisi kuis singkat. Mulai pelajarannya untuk menjawab kuis dan melacak progresmu.

Semua pelajaran di Desain dan Verifikasi RTL

1RTL Kombinasional yang Andal

Nilai Default Mencegah LatchEncoder Prioritas Validasi One-Hot Dekode Case yang Aman Rangkuman: Router Permintaan

4RTL Sekuensial Terkendali

Prioritas Reset dan Enable Pencacah Saturasi Pipeline Data dan Valid Mendeteksi Tepi pada Sampel Ringkasan: Pencacah Peristiwa

7Proyek: Pemantau Sampel

Akumulasikan Sampel Terima Sampel Aktif

Kosongkan Jendela Saat Ini

Hitung Sampel yang Diterima

Aktifkan Alarm Ambang Batas

2Lebar Bit dan Aritmetika Bertanda

Mempertahankan Bit Carry Perbandingan Bertanda Pergeseran Kanan Aritmetika Overflow dan Saturasi Rangkuman, Selisih Bertanda

5Memori dan Tabel Pencarian

Tabel ROM Kombinasional Penyimpanan array register Port Baca Terdaftar Penerusan Baca-Tulis Ringkasan: Bank Baca Ganda

8Tantangan Akhir

Tantangan: Pipeline Paritas Tantangan: Peristiwa Berpola Tantangan: Jumlah Terbatas

3RTL yang Dapat Digunakan Kembali

Fungsi Kombinasional Parameter yang Aman terhadap Lebar Generate loop Generate dengan Kondisi Ringkasan: Masker Bit yang Dapat Digunakan Kembali

6Testbench dengan Pemeriksaan Mandiri

Pemeriksaan Empat Keadaan Task Checker yang Dapat Digunakan Ulang Model Referensi dan Skor Cakupan Batas dan Kontrol Rangkuman: Audit Penjumlah

Latihan sendiri: Compiler Verilog online