Model Referensi dan Skor

Termasuk bagian Desain dan Verifikasi RTL dalam perjalanan Verilog di Coddy. Pelajaran 28 dari 38.

testbench pemeriksaan mandiri menghitung perilaku yang diharapkan secara independen dari output desain. Model referensi dapat menggunakan aritmetika sederhana meskipun implementasinya menggunakan struktur yang berbeda. Scoreboard menghitung observasi dan ketidakcocokan. Inisialisasi penghitungnya sekali untuk setiap skenario, lalu lakukan perbandingan hanya setelah output desain stabil.

Kutipan yang relevan; deklarasi dan koneksi di sekitarnya disediakan dalam tantangan.

expected = {1'b0,a} + {1'b0,b};
checked = checked + 1;
if(actual !== expected) errors = errors + 1;

Nilai yang diharapkan berasal dari perilaku input yang ditentukan, bukan dari menyalin actual.

Hitung nilai yang diharapkan secara terpisah, ambil sampel pada waktu yang ditentukan, dan catat setiap hasil yang diperiksa.

Tantangan

Sedang

Implementasikan pemeriksaan referensi untuk penjumlah unsigned empat bit. Hitung hasil matematis penuh lima bit dari a+b, lalu kembalikan ok=1 hanya jika actual sama persis dengan hasil tersebut dalam perbandingan empat keadaan. Module ini berisi task khusus simulasi yang dipanggil oleh testbench terkunci. Kolom output: ok.

Lengkapi design.v dan pertahankan nama module serta port-nya. testbench.v yang terkunci memberikan perubahan input dan mencetak output setelah stabil. Testbench memilih skenario menggunakan argumen simulator seperti +CASE=1; input standar tidak diperlukan. Biarkan pencetakan dan pengaturan skenario tetap di testbench terkunci; implementasikan hanya isi task. Output yang diharapkan adalah satu baris nilai desimal untuk setiap pengamatan, dipisahkan oleh satu spasi dan diakhiri dengan baris baru.

Coba sendiri

module dut;
    task check_sum;
        input [3:0] a,b;
        input [4:0] actual;
        output ok;
        reg [4:0] expected;
        begin
            // Lengkapi task pemeriksa.
            ok=0;
        end
    endtask
endmodule