Podsumowanie — licznik zdarzeń
Część sekcji Projektowanie RTL i weryfikacja ścieżki Verilog w Coddy. Lekcja 20 z 38.
Wyzwanie
ŚredniZliczaj próbkowane zbocza narastające sygnału synchronicznego sig w 4-bitowym liczniku count. Ogranicz wartość do 15. Synchroniczny sygnał rst zeruje licznik i poprzedni poziom. Wysoki poziom sygnału sig bezpośrednio po resecie jest zliczany jako zbocze narastające. Kolumny wyjściowe: count. Wszystkie sygnały sterujące i dane są stabilne przed każdym narastającym zboczem zegara; wyniki są obserwowane po nim.
Uzupełnij plik design.v i zachowaj nazwy modułów oraz portów. Zablokowany plik testbench.v dostarcza zmiany sygnałów wejściowych i wypisuje wyjścia po ich ustaleniu. Wybiera scenariusz za pomocą argumentu symulatora, takiego jak +CASE=1; standardowe wejście nie jest wymagane. Nie dodawaj do projektu wypisywania danych, opóźnień ani kończenia symulacji. Oczekiwane wyjście to jeden wiersz wartości dziesiętnych dla każdej obserwacji, oddzielonych pojedynczą spacją i zakończonych znakiem nowej linii.
Spróbuj swoich sił
module dut (input clk, input rst, input sig, output reg [3:0] count);
// Zastąp ten symbol zastępczy własnym projektem.
initial count = 0;
endmoduleWszystkie lekcje w sekcji Projektowanie RTL i weryfikacja
1Niezawodna logika kombinacyjna RTL
Wartości domyślne zapobiegają zatrzaskomKoder priorytetowyWeryfikacja kodu one-hotBezpieczne dekodowanie casePodsumowanie — router żądań4Sterowany sekwencyjny RTL
Priorytet resetu i zezwoleniaLiczniki nasycającePotokowanie danych i sygnału validWykrywanie próbkowanych zboczyPodsumowanie — licznik zdarzeń
2Szerokości i arytmetyka ze znakiem
Zachowywanie bitów przeniesieniaPorównania ze znakiemArytmetyczne przesunięcia w prawoPrzepełnienie i nasyceniePodsumowanie — różnica ze znakiemPoćwicz samodzielnie: Kompilator Verilog online