Verilog case文：多分岐デコードを正しく行う

多分岐

caseはVerilogのフラットなディスパッチ構造です。式を与え、一致する分岐を選びます：

case (expression)
    pattern_1: statement_1;
    pattern_2: statement_2;
    pattern_3: begin
        statement_3a;
        statement_3b;
    end
    default: default_statement;
endcase

構造的にはCのswitchに似ていますが：

• breakはありません。各分岐は次の分岐で暗黙に終了します。
• パターンはintegerだけでなくvectorも可能。
• 合成ツールは全体をフラットなmux（パターンが許せばone-hotデコーダ）に変換します。

動作する例：4-to-1 mux

module mux4(
    input  wire [1:0] sel,
    input  wire [7:0] in0, in1, in2, in3,
    output reg  [7:0] out
);
    always @(*) begin
        case (sel)
            2'd0: out = in0;
            2'd1: out = in1;
            2'd2: out = in2;
            2'd3: out = in3;
            default: out = 8'bx;
        endcase
    end
endmodule

module test;
    reg [1:0] sel;
    wire [7:0] out;
    wire [7:0] a = 8'hA0, b = 8'hB0, c = 8'hC0, d = 8'hD0;

    mux4 dut(.sel(sel), .in0(a), .in1(b), .in2(c), .in3(d), .out(out));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            sel = i[1:0];
            #1 $display("sel=%0d out=%h", sel, out);
        end
        $finish;
    end
endmodule

case本体は4つの明示パターンに加えてdefaultを持ちます。合成ツールは2ビット入力を4つの値の1つにマッピングして、4-to-1 multiplexerを生成します。きれいで、フラットで、速い。

なぜdefaultが必要か

組み合わせcaseでは、defaultを省略するのはifにelseがないのと同じ罠です。一致しない入力値でoutが未代入のままになり、合成ツールがラッチを推論します。

2ビットselでは、上のパターンが4つの可能な値をすべてカバーするので、理論上はdefaultは冗長です。実際には：

1. 合成ツールが常にcaseが網羅的であることを証明するわけではない。
2. シミュレーションでセレクタがxやzになる可能性があり、明示caseの どれにも 一致しません。
3. 後で新しいcaseを追加すると、default動作が未指定のままになるかもしれません。

常にdefaultを書いてください。defaultが到達不能と分かっている状態機械やmuxロジックでは、'xを代入：

default: out = 8'bx;

…と書くと、合成ツールに「これはdon't-care、自由に最適化して」と伝え、到達不能ケースがどうにか到達されたら、シミュレーションで真っ赤なxが出ます。両方の世界の良いとこ取りです。

caseの状態機械

caseの古典的な使い方は、有限状態機械の状態遷移ロジックです：

module traffic_light(
    input  wire       clk,
    input  wire       reset,
    output reg  [1:0] light    // 00=赤、01=黄、10=緑
);
    localparam RED    = 2'd0;
    localparam GREEN  = 2'd1;
    localparam YELLOW = 2'd2;

    reg [1:0] state;
    reg [3:0] timer;

    always @(posedge clk) begin
        if (reset) begin
            state <= RED;
            timer <= 4'd0;
        end else if (timer == 4'd0) begin
            case (state)
                RED:    begin state <= GREEN;  timer <= 4'd6; end
                GREEN:  begin state <= YELLOW; timer <= 4'd2; end
                YELLOW: begin state <= RED;    timer <= 4'd5; end
                default: begin state <= RED;   timer <= 4'd0; end
            endcase
        end else begin
            timer <= timer - 4'd1;
        end
    end

    always @(*) light = state;
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [1:0] light;
    traffic_light dut(.clk(clk), .reset(reset), .light(light));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #200 $finish;
    end

    always @(posedge clk)
        $display("t=%0t light=%0d", $time, light);
endmodule

case (state)ブロックが状態遷移ロジックです。各分岐が次のstateを決定し、そこに留まる時間を決めます。defaultはここでは到達不能（RED/GREEN/YELLOWを2ビット空間で網羅）ですが、安全ネットとしてあります。stateがどうにか2'd3になっても、FSMはラッチではなくREDにきれいにresetします。

有限状態機械でこのパターンを深掘りします。

分岐ごとに複数パターン

複数のパターンが1つの文を共有することを、カンマ区切りでリストできます：

case (opcode)
    4'h0, 4'h1, 4'h2: result = a + b;
    4'h3, 4'h4:       result = a - b;
    4'h8:             result = a & b;
    default:          result = 8'd0;
endcase

これは2つのopcodeが「減算」、3つが「加算」を意味します。合成ツールはコンパレータのためにパターンをORします。

casezとcasex：don't-careマッチング

時にはいくつかのビットを指定せずにパターンに一致させたいことがあります - 「010で始まる任意のopcode」：

casez (opcode)
    8'b010?_????: instruction = ALU_OP;
    8'b110?_????: instruction = LOAD_OP;
    8'b1110_????: instruction = JUMP_OP;
    default:      instruction = UNKNOWN;
endcasez

casezはパターン内の?（とz）をdon't-careとして扱います。各?は0または1に一致します。一部のopcodeクラスで一部のビット位置が未使用の命令フォーマットをデコードするのに有用です。

casexはこれをxもdon't-careとして扱うように拡張します。casexは危険 です。未初期化signal（シミュレーションでxになる）が すべての caseに一致してしまい、驚くべき振る舞いを生成するからです。ほとんどのモダンなスタイルガイドはcasezを推奨し、casexを禁じます。

SystemVerilogではcase insideもあり、すべての中で最もきれいなバージョンです（範囲とリストを受け入れる）。プレーンVerilogはcasezで止まります。

case vs if/else ifチェーン

両方の構造は多分岐決定を表現できますが、異なるハードウェアに合成されます：

• case はフラットなディスパッチ。合成ツールはone-hotデコーダ、バランスされたmux tree、その他のフラット構造を生成できます。評価は定数時間。
• if/else if は優先順位チェーン。合成ツールは各レベルが遅延を加えるカスケードを生成します。対数的に遅くなります。

機能的には重なります。スタイル的には：単一の式の値についての条件ならcaseを使い、真の優先順位があるか条件が異なるsignalを含むならif/else ifを使ってください。

// caseの方が良い:
if      (sel == 2'd0) out = a;
else if (sel == 2'd1) out = b;
else if (sel == 2'd2) out = c;
else                  out = d;

// if/else ifの方が良い:
if      (urgent_event)  next_state = HANDLE_URGENT;
else if (timer_expired) next_state = TIMEOUT;
else if (data_ready)    next_state = PROCESS;
else                    next_state = state;

最初の3つの条件はすべて「selは何か？」 - caseの方が自然に読めて、よりフラットに合成されます。後の3つは明らかな優先順位を持つ独立イベントで、if/else ifの方が適合します。

次に読むもの

この章の最後のドキュメントFor Loopsは、Verilogのforと、合成可能コードで使うときに起こる驚くべきことを扱います。その後、本格的に順序ロジックとFSMに移ります。