ハードウェアとソフトウェア：VerilogがCやPythonと根本的に違う考え方

ソフトウェアの時間 vs ハードウェアの時間

プログラムでは、時間は1命令ずつ進みます。CPUが1行目を終え、次に2行目を実行します。2つのことを同時に行いたければ、thread、async、もう1台のマシンに頼ります。

ハードウェアでは、 すべてが同時に起こります 。回路は順番待ちをしません。adderは常に加算し、multiplexerは常に選択し、flip-flopは常にクロックを見ています。プログラムカウンタはありません。「現在の行」もありません。

Verilogはそうした世界をテキストで記述しなければなりません。その表現の仕方が、この章のすべての混乱の元になっています。

2層の並行性

Verilogのmoduleを読むときには、同時に2つの異なるものを見ています：

1. 回路の静的な記述。 wire、register、gateのinstance、サブmoduleのinstance、連続代入。これらはすべて同時に存在します。ファイル内の順序は意味を持ちません。
2. 手続きブロック（initialとalways）。シミュレータがステップ実行する小さなプログラムのように見えます。これらの中では、文は ある種の 順序で実行されます。しかし複数のalwaysブロックが同時にアクティブになることがあり、それぞれが独自の小さなシミュレーション時間のスレッドで動きます。

module example(input wire a, input wire b, output wire y, output wire z);
    assign y = a & b;        // 常に存在
    assign z = a | b;        // こちらも並列に常に存在

    always @(posedge a) begin
        // `a`の立ち上がりエッジで起動する、もう1つの
        // 「常時オン」のリアクタ
    end
endmodule

2つのassign行は順列ではありません。合成ツールが横並びにレイアウトできる2つの組み合わせ論理を記述しています。alwaysブロックは並列に動く3つ目のものです。

「Signal」とは何を意味するか

ソフトウェアでは、変数は変更するまで値を保持します。Verilogでは signal は連続して値を保持し、どの瞬間も駆動しているものに依存します。

wireは外側から駆動されます（assign、サブmoduleの出力ポート、inout接続）。regは手続きブロックの内側から駆動されます。どちらも常に値を持っています。Cが意味する「未初期化」はありません。signalは確定した値、特殊な未知のx、ハイインピーダンスのzのいずれかで駆動されています。後者2つはXとZの値で扱います。

クロックがすべてを変える

クロックを持ち込むと、時間が意味を持ち始めます。flip-flopは、入力値をクロックの立ち上がり（または立ち下がり）エッジで捕捉し、次のエッジまで保持する小さなハードウェアです。カウンタ、状態機械、パイプライン、つまり 記憶 を持つあらゆるものを構築できるのは、クロックのおかげです。

module reg_demo(input wire clk, input wire d, output reg q);
    // qは毎クロック立ち上がりエッジでdを捕捉する。
    always @(posedge clk) begin
        q <= d;
    end
endmodule

module test;
    reg clk = 0;
    reg d   = 0;
    wire q;

    reg_demo dut(.clk(clk), .d(d), .q(q));

    always #5 clk = ~clk;

    initial begin
        #2  d = 1; $display("t=%0t d=%b q=%b", $time, d, q);
        #10 d = 0; $display("t=%0t d=%b q=%b", $time, d, q);
        #10 $display("t=%0t d=%b q=%b", $time, d, q);
        #1  $finish;
    end
endmodule

q = dではなくq <= dであることに注目してください。これは 非blocking代入 で、クロック同期論理の主役です。「次のクロックエッジで、qを今のdの値にスケジュールする」という意味です。ルールはBlocking vs Non-blockingで掘り下げますが、今はこの代入がソフトウェア文のふりをしていないことを認識してください。

RTL：Register Transferの考え方

合成可能なVerilogのほとんどは Register Transfer Level（RTL）と呼ばれるスタイルで書かれます。考え方はシンプルです：

• 回路に必要なstate（register）を決める。
• 各registerについて、何が reset するか、組み合わせ論理が 次の値 をどう計算するか、の2つを記述する。
• 組み合わせ論理の出力をregisterの入力に配線すれば、動作する回路ができる。

always @(posedge clk) begin
    if (reset) state <= IDLE;
    else       state <= next_state;
end

always @(*) begin
    case (state)
        IDLE:   next_state = start ? RUNNING : IDLE;
        RUNNING: next_state = done  ? IDLE    : RUNNING;
        default: next_state = IDLE;
    endcase
end

これが2状態の状態機械です。最初のalwaysブロックはクロック同期で、flip-flopになります。2つ目は純粋な組み合わせ論理で、ただの式です。書くことになる状態機械、カウンタ、パイプラインのほとんどがこの形に従います。

詰まりやすい習慣

ソフトウェアから来た人なら、捨てるべき習慣の短いリストはこちらです：

• 「変数は代入したときに更新される」。 クロックエッジ上では違います。非blocking代入は、time stepの終わりに更新をスケジュールします。
• 「文は上から下へ実行される」。 手続きブロックの外では違います。クロック同期ブロックの中ではある意味そうですが、blocking/非blockingの違いで「順番」の意味が変わります。
• 「必要なときに割り当てればいい」。 ハードウェアは割り当てません。すべてのregisterとgateは合成時に存在しなければなりません。すべてのvectorのサイズは固定です。
• 「このループは速い、たった1演算だから」。 合成可能なVerilogのforループは並列ハードウェアに 展開（unroll） されます。64回の反復ループは、64回実行されるCPU命令ではなく、本体の64コピーになります。

あなたが学んでいるのはプログラムの書き方ではありません。回路の記述の仕方です。上から下へ読む本能はまさに間違った本能で、再訓練に時間がかかります。

次に読むもの

次のドキュメントでは、ローカルツールチェーンの導入（任意、ブラウザエディタで十分）、そして最初のmoduleをゼロから書きます。何かが奇妙に見えるたびに、ハードウェアとソフトウェアの対比に戻ってきます。「奇妙な」部分のほとんどは同じ根本原因（これはソフトウェアではない）に由来するからです。