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Verilogを学ぶ
無料のインタラクティブなVerilogオンラインコース。毎レッスンでVerilogを実際に書きます。シミュレーション出力が想定と合わないときはAIヒントが助け、コース修了時には無料の修了証がもらえます。
3,811+ 人のcoddersが登録中
128 レッスン127 チャレンジ628 クイズの問題
- 初心者向け
AIによるコーディングサポート
実践的なインタラクティブレッスン
全レッスンに音声ナレーション付き
知識を確かめるクイズ
無料の修了証明書
シラバス
セクション 1
基礎
セクションを始める開始開く閉じるVerilogの基本スキルを身につけ、デジタル設計の確かな基盤を構築します概要
5 レッスン433データ型
7 レッスン853数体系
6 レッスン646演算子 パート1
5 レッスン535演算子 その2
6 レッスン647モジュール
7 レッスン755代入とゲート
6 レッスン648手続きブロック
6 レッスン646条件分岐
6 レッスン634ループ
6 レッスン646タイミングと遅延
6 レッスン645テストベンチの基礎
6 レッスン644信号機コントローラー
プロジェクト5 レッスン5セクション 2
RTL設計と検証
セクションを始める開始開く閉じる完全な組み合わせ論理、符号付き演算、再利用可能なモジュール、制御されたパイプライン、明示的なメモリ動作を備えた信頼性の高いVerilog RTLを構築します。自己検証型テストベンチ、習熟度チャレンジ、Sample Monitorプロジェクトを通じて設計を検証します。信頼性の高い組み合わせ回路RTL
5 レッスン916ビット幅と符号付き算術
5 レッスン916再利用可能なRTL
5 レッスン916制御付き逐次RTL
5 レッスン916メモリとルックアップテーブル
5 レッスン916自己検証型テストベンチ
5 レッスン916プロジェクト - サンプルモニター
プロジェクト5 レッスン5最終チャレンジ
3 レッスン3
使える機能
コーディングを学ぶために使うすべて
実践で学ぶ
実際のコードを書き、データベースをクエリし、ウェブサイトを構築し、AIプロンプトをマスターしましょう。インタラクティブなレッスンで現代の開発者に必要なすべてのスキルを網羅しています。
playground.js
コードエディタ
1const greeting = "Hello, Coddy!"
2function sayHi(name) {
3 return greeting + " " + name
4}
5
テスト #1
テスト #2
テスト #3
入力
"Alex"
出力
"Hello, Coddy! Alex"
連続記録を築こう
継続して進捗を見守りましょう！毎日のコーディング習慣を追跡し、フリーズ日で連続記録を守り、毎日参加することで報酬を獲得しましょう。
12 日連続
明日も戻ってきて連続記録を維持しましょう！
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30
ダブル・オア・ナッシング
7日中5日目
連続記録フリーズ
2 left
どこでも学べる
コーディングの旅を持ち歩こう！セットアップ不要、ダウンロード不要 - 開いてすぐにコーディング開始。iOS、Android、Webで4.9星評価で利用可能。
7
250
5
変数
続ける
4.9
評価
あなたは一人じゃない
グローバルリーダーボードで競い、友達を招待して報酬を獲得し、お互いの成功を祝いましょう。プログラミングは友達と一緒の方が楽しい！
チャレンジャーリーグ上位7名が昇格
1
Alex7+ Days
2840
2
Jordan7+ Days
2650
3
Sam7+ Days
2420
4
Casey
2180
5
Morgan7+ Days
1950
昇格ゾーンあらゆる学び方に対応
読む・聴く・自分を試す・AIに聞く・学んだことを調べる。どんな学び方にも対応したレッスンです。
変数の入門
音声
変数は、後でプログラム内で参照できる値を格納する、名前のついた入れ物です。
Pythonでは、名前、イコール記号、格納したい値の順で書くことで作成します。
値は後から変えられます。再代入すると、名前は新しい値を指すようになります。
1xSarah
修了証を取得
完了したすべてのコースで証明書を獲得しましょう。LinkedInプロフィールや履歴書に追加して、雇用主にプログラミングスキルをアピールしましょう。
修了証明書これは以下を証明します山田 太郎が正常に完了しましたPythonの基礎
Pythonの基礎
日付2026年1月
LinkedInに追加CoddyでVerilogを学ぶ理由
- 本物のVerilogをブラウザで書いてシミュレーションできます。Icarus・Vivado・ModelSimのインストールは不要 - 各レッスンがVerilogモジュールをコンパイルし、テストベンチをサーバー側で実行して、シミュレーション結果とコンパイルエラーを即座に表示します。
- デジタル設計者が実際に使うとおりのVerilog：モジュールとポート、wire対register、ゲートプリミティブ（AND/OR/NOT/XOR）、blocking代入と非blocking代入、組み合わせ回路と順序回路のalwaysブロック、パラメータ、有限状態機械、
$display・$monitor・$dumpvarsを使ったテストベンチ。FPGAに触る前に押さえておくべきハードウェア記述言語の基礎を、ひと通り扱います。 - AIヒントは、誰もがつまずくVerilogのポイント - alwaysブロック内のblocking対非blocking、
wireとregの使い分け、サイズ付きとサイズなしの数値、xとzの意味 - を一緒に解きほぐすので、ソフトウェアではなくハードウェアとして正しいメンタルモデルを最初のレッスンから作れます。 - 練習問題だけでなく、実際のハードウェアプロジェクトを作ります：半加算器、2-to-1と4-to-1のマルチプレクサ、FSMとしての信号機コントローラ、UART送信器。それぞれにテストベンチが付いているので、自分の設計が最初から最後までシミュレーションされる様子を見られます。
Verilog学習に関するよくある質問
Verilogは何に使われますか？
Verilogは、デジタル回路 - FPGA、ASIC、現代のほぼ全デバイス内のチップ - を設計してシミュレーションするためのハードウェア記述言語（HDL）です。エンジニアはハードウェアの振る舞いをVerilogで記述し、シミュレーションで正しさを確認し、実際のゲートやフリップフロップへと合成します。Intel、AMD、NVIDIA、Apple、Qualcommをはじめ、ほとんどのFPGAベンダーで標準言語として使われています。
Verilogは学ぶのが難しいですか？
VerilogはCに似て見えますが、メンタルモデルは全く違います - 一行ずつ動くソフトウェアではなく、並列に動くハードウェアを記述します。文法自体は簡単で、難しいのは変数や関数呼び出しではなく、wire・register・クロックエッジで考えることです。本コースはハードウェア的な思考を段階的に身につけられる構成で、単純な組み合わせ回路から、クロック付きalwaysブロック、有限状態機械、そして完全なテストベンチまで進みます。
VerilogとVHDL、どちらを学ぶべき？
両方とも主流のHDLで、用途は同じです。Verilog（とその後継であるSystemVerilog）は、米国の半導体業界、大手チップメーカー、そして最近の検証フローの大半で主流です。VHDLは欧州の産業、航空宇宙、防衛分野で多く使われます。特定の就職先が決まっていないなら、最初のHDLとしてはVerilogが安全な選択です - 文法がCに近く、無料ツールやオープンソース設計のエコシステムも豊富です。
FPGAの仕事にはVerilogが必要ですか？
はい - Verilog（またはVHDL、最近では特にSystemVerilog）は、FPGAが実際に何をするかを記述する手段です。Vivado、Quartus、Lattice RadiantといったベンダーツールはVerilog／SystemVerilogを入力として受け取ります。ビジュアルツールやハイレベル合成（HLS）もありますが、おもちゃ以上のFPGAプロジェクトは結局Verilogで書かれ、読まれます。
Verilogを習得するのにどれくらいかかりますか？
Verilogの基本 - モジュール、ポート、wire、register、演算子、シンプルなalwaysブロック - は毎日の練習で2〜3週間ほどです。状態機械、テストベンチ、そして本コースのプロジェクト（半加算器、マルチプレクサ、信号機FSM、UART）に慣れるのにさらに1〜2か月程度。次のステップ - 自分の設計を実機のFPGAボードで動かすこと - は、言語そのものに加えてもう一つの学習曲線になります。
Verilogを無料でオンライン学習できますか？
はい。インタラクティブなVerilogコースは無料です - レッスン、コーディング演習、シミュレーション付きテストベンチ、修了証まで含まれます。Verilogはサーバー側でコンパイル・シミュレーションされるので、Icarus Verilog、Vivado、その他のFPGAツールチェーンをローカルにインストールしなくても、本物のHDLを書き始められます。
Verilogコース修了後に修了証はもらえますか？
はい。Verilogコースを修了すると、無料の修了証が発行されます。履歴書に追加したり、作成したFPGAプロジェクト、RTL設計、テストベンチとともにLinkedInで共有できる、検証可能なシグナルとして使えます。
