Verilog クロック同期ロジック：flip-flop、register、パイプライン

構成要素：D flip-flop

同期設計のすべてが1つの小さなハードウェア、D flip-flopに戻ります。クロック入力、データ入力、データ出力を持ちます。各クロック立ち上がりエッジでDの値を捕捉し、次のエッジまで保持します。それだけです。

Verilogでは：

always @(posedge clk) begin
    q <= d;
end

3行、1つのflip-flop。<=は非blockingで、これがまさに実際のflip-flopの振る舞いです（Blocking vs Non-blockingで扱いました）。posedge clk感応性が順序を作ります。

組み合わせロジックを挟んで多数を積み重ねれば、構築したい任意の同期回路ができます。

reset付きregister

実際の設計には常にresetが必要です。電源投入時や要求時にシステムを既知のstateにする方法：

module reg_with_reset #(
    parameter WIDTH = 8
)(
    input  wire             clk,
    input  wire             reset,
    input  wire [WIDTH-1:0] d,
    output reg  [WIDTH-1:0] q
);
    always @(posedge clk) begin
        if (reset) q <= 0;
        else       q <= d;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [7:0] d;
    wire [7:0] q;

    reg_with_reset dut(.clk(clk), .reset(reset), .d(d), .q(q));

    always #5 clk = ~clk;

    initial begin
        d = 8'hA5;
        #20 reset = 0;
        #10 d = 8'h3C;
        #10 d = 8'hFF;
        #20 $finish;
    end

    always @(posedge clk)
        $display("t=%0t reset=%b d=%h q=%h", $time, reset, d, q);
endmodule

これは 同期reset です。reset条件が他の入力と同様にクロックエッジで評価されます。合成ツールはデータ入力に2-to-1 muxを持つflip-flopを生成します。resetが高のときmuxはゼロを、そうでないときはdを供給します。

ほとんどの設計では、同期resetが正しい選択です。タイミングがシンプルで、FPGAとうまく付き合い、reset signalはどこから来ても構いません - 専用のクロック整列ソースは不要です。

イネーブル付きregister

時に、何かが指示したときだけ更新するregisterが欲しくなります。クロック同期ブロック 内 でifを使い、欠落したelseの暗黙の「前の値を保持」動作に頼ります：

module reg_with_enable(
    input  wire       clk,
    input  wire       reset,
    input  wire       enable,
    input  wire [7:0] d,
    output reg  [7:0] q
);
    always @(posedge clk) begin
        if (reset)       q <= 8'd0;
        else if (enable) q <= d;
        // elseなし - qは前の値を保持、これがFFのすること
    end
endmodule

これが定番の「ロードイネーブル付きregister」です。あちこちに登場します。設定register、下流が準備できたときだけ進むパイプラインステージ、一時停止と再開するカウンタ。最後のelseの省略はクロック同期ブロック内では意図的かつ安全です。flip-flopはすでに前の値を覚えているので、「何もしない」は「保持」を意味します。

組み合わせブロックで同じコードはラッチを推論します。異なるルール、同じ構文。

カウンタ

カウンタは、次の値が現在値プラス1のregisterです：

module counter #(
    parameter WIDTH = 4
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             enable,
    output reg  [WIDTH-1:0] count
);
    always @(posedge clk) begin
        if (reset)        count <= 0;
        else if (enable)  count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg enable = 0;
    wire [3:0] count;

    counter #(.WIDTH(4)) dut(.clk(clk), .reset(reset), .enable(enable), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  enable = 1;
        #80 $finish;
    end

    always @(posedge clk)
        $display("t=%0t count=%0d", $time, count);
endmodule

カウンタはenableが高のときすべてのクロックサイクルでインクリメントします。16サイクル後、0にラップして戻ります（4ビットと宣言し、15 + 1は0にオーバーフローするから）。そのラッピングはNビット算術に内在し、実ハードウェアカウンタの振る舞いそのものです。

Shift Register

flip-flopを積み重ねるとshift registerになります。コツは、すべてのシフトを1つの非blocking文で行うことです：

module shift_register #(
    parameter WIDTH = 4
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             in,
    output reg  [WIDTH-1:0] out
);
    always @(posedge clk) begin
        if (reset) out <= 0;
        else       out <= {out[WIDTH-2:0], in};
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg in = 0;
    wire [3:0] out;

    shift_register #(.WIDTH(4)) dut(.clk(clk), .reset(reset), .in(in), .out(out));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        in = 1; #10;
        in = 0; #10;
        in = 1; #10;
        in = 1; #10;
        in = 0; #40 $finish;
    end

    always @(posedge clk)
        $display("t=%0t in=%b out=%b", $time, in, out);
endmodule

本体はout <= {out[WIDTH-2:0], in} - 現在のoutの下位ビットと新しいinを連結し、全体を代入します。非blockingなので、右辺は左辺が更新する前に 古い outを読みます。効果は1クロックサイクルでのきれいなNビットシフトです。

これはshift registerパターンの最小形です。LFSR、シリアル送信器、デシリアライザ、データがクロックごとにflip-flopチェーンを通って動くあらゆる設計に一般化します。

パイプライン

パイプラインは、組み合わせロジックで分離されたregisterのチェーンです。各ステージは前のステージのデータを処理し、次のステージに供給します：

module pipelined_add(
    input  wire        clk,
    input  wire        reset,
    input  wire [7:0]  a, b, c, d,
    output reg  [9:0]  result
);
    reg [8:0] stage1_ab, stage1_cd;
    reg [9:0] stage2;

    always @(posedge clk) begin
        if (reset) begin
            stage1_ab <= 0;
            stage1_cd <= 0;
            stage2    <= 0;
            result    <= 0;
        end else begin
            // ステージ1: 2つの並列加算。
            stage1_ab <= a + b;
            stage1_cd <= c + d;
            // ステージ2: 2つの部分和を結合。
            stage2    <= stage1_ab + stage1_cd;
            // ステージ3: 出力に転送。
            result    <= stage2;
        end
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [7:0] a, b, c, d;
    wire [9:0] result;

    pipelined_add dut(.clk(clk), .reset(reset), .a(a), .b(b), .c(c), .d(d), .result(result));

    always #5 clk = ~clk;

    initial begin
        a = 0; b = 0; c = 0; d = 0;
        #12 reset = 0;
        a = 10; b = 20; c = 30; d = 40; #10;
        a = 1;  b = 2;  c = 3;  d = 4;  #10;
        a = 5;  b = 5;  c = 5;  d = 5;  #40;
        $finish;
    end

    always @(posedge clk)
        $display("t=%0t a=%0d b=%0d c=%0d d=%0d result=%0d", $time, a, b, c, d, result);
endmodule

3ステージ、3サイクルのレイテンシ、しかしパイプラインが満ちれば1サイクルごとに新しい結果。データは3つのflip-flopを通るのでレイテンシは3クロック、3ステージすべてが異なる入力で同時に動くのでスループットは1演算/クロックです。

これが高性能設計がスループット目標を達成する方法です。ステージを短く保ち、より深くパイプライン化し、並列処理に仕事をさせます。

非同期reset（必要なときに）

resetをアサートするのにクロックエッジを待てない場合があります。チップが電源オフされている、クロックがゲートされている、外部ウォッチドッグが線を引っ張っている。その場合：

always @(posedge clk or negedge reset_n) begin
    if (~reset_n) q <= 0;
    else          q <= d;
end

感応リストにクロックエッジ と resetエッジの両方があります。flip-flopはどちらにも即座に反応します。reset_nは慣例によりactive-low（低のときアサート）なので、テストが~reset_nです。

非同期resetにはトレードオフがあります。タイミング解析が難しく、解除時に注意深く扱わないとメタステーブルが起こり、すべてのFPGAアーキテクチャでポータブルではありません。デフォルトで同期resetを使い、設計が要求するときだけasyncを使ってください。

次に読むもの

これで任意の同期データパスを構築できます。次のドキュメント有限状態機械は、クロック同期registerとcase文を組み合わせて標準FSM慣用句を生成します。すべてのコントローラ、プロトコルエンジン、デジタル設計の意思決定ブロックの主役です。