Verilog If-Else：手続きブロック内の条件ロジック

馴染みの構文、異なる発想

if/elseはCのように見えます：

if (condition) begin
    // ... 文 ...
end else begin
    // ... 文 ...
end

しかしVerilogはソフトウェアではないので、ルールが違います。心に留めておくべきこと2つ：

1. if/elseは手続きブロック内にしか存在しません。moduleレベルで独立したifは書けません。
2. if/elseが何に合成されるかは ブロックの型 に依存します。組み合わせブロックではmultiplexerまたはpriority encoderになります。クロック同期ブロックでは条件付き更新ロジック付きのflip-flopになります。

組み合わせブロック内

module max_of_three(
    input  wire [7:0] a,
    input  wire [7:0] b,
    input  wire [7:0] c,
    output reg  [7:0] max
);
    always @(*) begin
        if (a >= b && a >= c)
            max = a;
        else if (b >= c)
            max = b;
        else
            max = c;
    end
endmodule

module test;
    reg [7:0] a, b, c;
    wire [7:0] max;
    max_of_three dut(.a(a), .b(b), .c(c), .max(max));

    initial begin
        a = 8'd10; b = 8'd20; c = 8'd15; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd50; b = 8'd30; c = 8'd40; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd5;  b = 8'd5;  c = 8'd50; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        $finish;
    end
endmodule

組み合わせalways @(*)ブロックは、a、b、cが変わるたびに再実行します。if/elseチェーンが1つの分岐を選び、maxを代入し、ブロックが終わります。maxは 常に 代入される（すべてのパスに代入がある）ので、合成ツールは純粋な組み合わせロジックを生成します。ラッチなしです。

ハードウェアにflip-flopがなくてもmaxはregと宣言されていることに注意してください。同じルールが常に適用されます。always内で代入されるものはすべてregでなければなりません。

ラッチの罠

これが初心者の組み合わせコードで最も一般的なバグです：

// 間違い - ラッチを推論する
always @(*) begin
    if (enable)
        out = data;
    // elseなし! enableが低のとき、outはどうなる?
end

合成ツールは「enableが低のとき、outは代入されない」を読み、outは 前の値を覚える 必要があると判断します。値を覚えるにはストレージセルが必要なので、ツールはラッチを挿入します。同期設計でのラッチはタイミング問題を引き起こし、resetが困難で、ほぼ意図したものではありません。

修正方法は2つ：

// 修正1: 明示的なelse分岐
module no_latch_1(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        if (enable) out = data;
        else        out = 8'd0;
    end
endmodule

// 修正2: 先頭でデフォルト代入
module no_latch_2(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        out = 8'd0;             // まずデフォルト
        out = enable ? data : out; // 条件が成り立てばオーバーライド（実際はif）
    end
endmodule

module test;
    reg en;
    reg [7:0] d;
    wire [7:0] out1, out2;

    no_latch_1 u1(.enable(en), .data(d), .out(out1));
    no_latch_2 u2(.enable(en), .data(d), .out(out2));

    initial begin
        en = 0; d = 8'h55; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        en = 1; d = 8'hAA; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        $finish;
    end
endmodule

両方とも同じ組み合わせハードウェア、2-to-1 muxを生成します。「先頭でデフォルト」パターンは、同じsignalへの条件付き代入が多いときによりスケールします。

クロック同期ブロック内

module counter_with_reset(
    input  wire       clk,
    input  wire       reset,
    input  wire       enable,
    output reg  [7:0] count
);
    always @(posedge clk) begin
        if (reset)        count <= 8'd0;
        else if (enable)  count <= count + 8'd1;
        // else: 暗黙の保持 (countは値を保つ - flip-flopがやること)
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg enable = 0;
    wire [7:0] count;

    counter_with_reset dut(.clk(clk), .reset(reset), .enable(enable), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  enable = 1;
        #50 enable = 0;
        #20 enable = 1;
        #30 $finish;
    end

    always @(posedge clk)
        $display("t=%0t reset=%b enable=%b count=%0d", $time, reset, enable, count);
endmodule

組み合わせ版との違いに注目してください：

• ブロックがalways @(posedge clk) - flip-flopの領域。
• 代入が<=（非blocking）を使う。
• 「resetでもenableでもない」ケース用のelseがない。 それで構いません。クロック同期ブロックでは、どの分岐も発火しないとき、flip-flopは前の値を保持します。これがflip-flopが物理的に行うことそのものです。signalがすでに registerである ので、ラッチは推論されません。

これがelseを省略しても安全な唯一の場所です。クロック同期ブロックの外では、常にすべてのパスを処理してください。

チェーンしたelse if：priority encoder

else ifのチェーンは暗黙の優先順位を持ち、早い条件が後の条件を上回ります：

module priority_encoder(
    input  wire [3:0] requests,
    output reg  [1:0] grant,
    output reg        any
);
    always @(*) begin
        any = |requests;
        if      (requests[0]) grant = 2'd0;
        else if (requests[1]) grant = 2'd1;
        else if (requests[2]) grant = 2'd2;
        else if (requests[3]) grant = 2'd3;
        else                  grant = 2'd0;
    end
endmodule

module test;
    reg [3:0] req;
    wire [1:0] grant;
    wire any;
    priority_encoder dut(.requests(req), .grant(grant), .any(any));

    initial begin
        req = 4'b0000; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b0010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1111; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        $finish;
    end
endmodule

requests[0]が最高優先度です。セットされていれば、上位ビットが何をしてもgrantは0になります。合成ツールはチェーンをカスケードmuxに変換します。最初にビット0をチェック、次にビット1、次にビット2、次にビット3。各レベルが少しずつ遅延を加えます。

条件が 相互に排他的 なら（例えば、one-hot入力のデコード）、case文（次のドキュメント）の方がelse ifチェーンよりフラットで速いハードウェアを生成します。真の優先順位要件がないときはcase形式を使ってください。

クロック同期コードでのelseなしif

クロック同期ブロックは「前の値を保持」がデフォルトなのでelseが必要ありません。これで イネーブル を構築します：

always @(posedge clk) begin
    if (load) target <= incoming;
    // elseなし: loadが低のとき、targetは値を保持
end

これがロード可能registerです。ほとんどのパイプラインレジスタ、カウンタ、設定registerがこのパターンを使います。

begin/endと単一文

Cと同様に、単一文ではbegin/endを省略できます：

if (a) out = 1;
else   out = 0;

1文を超えるなら、ブロックを使ってください：

if (a) begin
    out = 1;
    flag = 1;
end else begin
    out = 0;
    flag = 0;
end

2つのパターンは自由に混在できます。スタイルガイドは、2つ目の文を追加するのを苦痛なくするため、常にbegin/endを使うことを一般に推奨します。

次に読むもの

次のドキュメントCase文は、多分岐デコード（状態機械、opcode dispatch、ROMテーブル）の正しいツールであるcaseを扱います。その後、For Loopsは、elaboration時に展開されるためソフトウェアの兄弟分とは微妙に異なります。