Verilog XとZの値：未知とハイインピーダンスsignalを解説

2-state vs 4-state論理

ソフトウェアではビットは0か1です。Verilogでは、ビットは 4つの 値のいずれかになります：

• 0 - wireが低に駆動されている。
• 1 - wireが高に駆動されている。
• x - wireの値は 未知 。シミュレータが判別できない。
• z - wireが ハイインピーダンス 。何も駆動していない。

その4-state モデルは、ハードウェアが同じ問題を持つから存在します。実際のwireは低に結ばれているか、高に結ばれているか、未定義（2つのソースが争う）か、フローティング（ドライバなし）になります。シミュレータは有用であるために4つすべてをモデル化しなければなりません。

xはどう現れるか

これを実行して出力を見てください：

module unknown_demo;
    reg [3:0] a;
    reg [3:0] b;
    wire [3:0] c;

    // `a`は決して代入されない。
    assign c = a + b;

    initial begin
        b = 4'd5;
        #1 $display("a=%b b=%b c=%b", a, b, c);
        $finish;
    end
endmodule

aは宣言されていますが書き込まれないので、xのままです。x + 5はxを生成します。未知との算術はすべて未知を生成します。出力はxが4個並ぶaaaaです。

設計でxが現れる一般的な原因：

• 宣言されたがresetされたことがないreg（ほとんどの合成可能Verilogは明示的なresetでクリアする）。
• defaultがないcase文に、どのcaseにも一致しない入力値が当たった。
• リファクタ後に唯一のドライバを失ったwire。
• 一方の分岐がsignalを代入し、他方が代入しないif/else（カバーしないとxをラッチ）。
• vectorや配列の末尾を超えて読む。

X伝播：ほんの少しのxがすべてを台無しに

xの残酷なところは伝播することです。オペランドに1つのxビットがあると結果全体がxになります：

module x_propagation;
    initial begin
        $display("0       & 1'bx = %b", 1'b0 & 1'bx);   // 0 - ANDの恒等元が勝つ
        $display("1       & 1'bx = %b", 1'b1 & 1'bx);   // x
        $display("1       | 1'bx = %b", 1'b1 | 1'bx);   // 1 - ORの恒等元が勝つ
        $display("0       | 1'bx = %b", 1'b0 | 1'bx);   // x
        $display("0       + 1'bx = %b", 1'b0 + 1'bx);   // x - 算術は常に汚染する
        $display("4'hF    & 4'bxx10 = %b", 4'hF & 4'bxx10);
        $finish;
    end
endmodule

0 & xは0（0とのANDは常に0）、1 | xは1（1とのORは常に1）です。シミュレータはビット単位で悲観的ですが、恒等性は尊重します。算術や比較はそれほど寛大ではありません。

これが、1つの未初期化registerが出力バス全体をxxxxにできる理由です。任意のxから逆方向にたどれば、ソースが見つかります。

zはどう現れるか

zは誰も駆動していないwireの値です：

module z_demo;
    wire [3:0] floating;   // 宣言済み、ドライバなし
    reg  enable;
    wire data_out;
    reg  data;

    // tri-state出力: `enable`が高のとき`data`を駆動、低のとき解放。
    assign data_out = enable ? data : 1'bz;

    initial begin
        $display("floating = %b", floating);   // zzzz

        enable = 1; data = 1; #1 $display("driven:  data_out = %b", data_out);
        enable = 0;            #1 $display("released:data_out = %b", data_out);
        $finish;
    end
endmodule

このスニペットの2つのパターン：

• floatingは宣言されただけで決して駆動されません。デフォルトでzです。
• data_outは意図的なtri-stateです。enableが低のとき、出力は明示的にzに解放されます。これがバスドライバが「手放す」方法で、別のドライバが引き継げます。

内部ロジックでは、zはほぼ常に間違いです。双方向ピンや共有バスでは、zは正にそれが正しい状態です。

==と===の比較

通常の等価演算子==は、どちらかのオペランドがxまたはzビットを持つとxを返します：

module compare_demo;
    initial begin
        $display("1'b1 == 1'b1 = %b", 1'b1 == 1'b1);     // 1
        $display("1'b1 == 1'bx = %b", 1'b1 == 1'bx);     // x  - 役に立たない
        $display("1'bx == 1'bx = %b", 1'bx == 1'bx);     // x  - これも役に立たない

        $display("1'b1 === 1'b1 = %b", 1'b1 === 1'b1);   // 1
        $display("1'b1 === 1'bx = %b", 1'b1 === 1'bx);   // 0
        $display("1'bx === 1'bx = %b", 1'bx === 1'bx);   // 1

        $display("$isunknown(1'bx) = %b", $isunknown(1'bx));   // 1
        $finish;
    end
endmodule

===（とそのパートナー!==）はxとzを含む厳密なビット単位の比較を行います。testbenchでx/zをテストするときはこれを使ってください。===は合成不可ですが、testbenchのinitialブロック内ではそれは問題ありません。

$isunknown(expr)システム関数は「この式はxまたはzビットを持つか？」と尋ねるきれいな方法です。あれば1、なければ0を返します。

意図的なdon't-careとしてのx

論争のあるが正当なパターン：状態機械のdefaultケースでの'xは、合成ツールに「この状態は到達不能、自由に最適化してくれ」と伝えます：

case (state)
    IDLE:    next_state = go ? RUNNING : IDLE;
    RUNNING: next_state = done ? IDLE : RUNNING;
    default: next_state = 'x;   // 到達不能
endcase

合成ツールはxを使ってstateを統合し、gate数を減らせます。シミュレーションでは、推論が間違っていてdefaultが 実際に 到達されると、next_stateからxが伝播し、バグが即座に見えるようになります。

これはdefaultが本当に到達不能かを考え抜いた場合にだけ使ってください。そうでなければ、defaultを安全なstateに設定してください。

一般的なデバッグレシピ

波形がxだらけで見つめています。レシピ：

1. 最も早いxを見つける。 波形を時間方向に戻ります。最初にxになったsignalがソースに最も近いです。
2. そのドライバを見つける。 ソースを開く。何がこのsignalを代入する？assign？alwaysブロック？
3. ドライバの入力を確認する。 ドライバの右辺にxがあれば、伝播がちゃんと動いている - バグは上流。
4. ドライバがきれいな入力でxを生成するなら、ドライバが不完全。 defaultが欠けたcase、elseが欠けたif、resetが欠けたregister。

ほとんどのx嵐バグは、resetの欠落、defaultの欠落、または接続されていないサブmoduleのいずれかに収束します。

次に読むもの

これでデータ型の全体像が揃いました。wire/reg、vector、parameter、数値リテラル、4-state論理モデル。次の章はそのすべてを使って式を組み立て始めます。あらゆる種類のoperator、ソフトウェアでは意味をなさないビットレベルのoperatorも含めて。