Verilog parameter：moduleを設定可能にする

ひと工夫ある定数

parameterは定数です。コンパイラが値を選び、シミュレーション開始前に設計に焼き付けます。ひと工夫はインスタンス化する側が値を 変えられる ことです。同じmoduleのソースファイルから、呼び出し側がparameterをどう設定するかによって、異なるサイズの回路を生成できます。

これが再利用可能なIPを作る方法です。WIDTHとDEPTHのparameterを持つFIFO moduleは会社のすべてのチームに役立ちます。WIDTHのparameterを持つカウンタは、16まで数えるか40億まで数えるかに関わらず同じソースです。

基本のparameter宣言

module counter #(
    parameter WIDTH = 8
)(
    input  wire             clk,
    input  wire             reset,
    output reg  [WIDTH-1:0] count
);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [7:0] count8;
    wire [15:0] count16;

    // デフォルト WIDTH = 8
    counter dut8(.clk(clk), .reset(reset), .count(count8));

    // このinstanceではWIDTHを16にオーバーライド
    counter #(.WIDTH(16)) dut16(.clk(clk), .reset(reset), .count(count16));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #40 $display("after 4 clocks: count8=%0d count16=%0d", count8, count16);
        $finish;
    end
endmodule

新しい構文が3つ：

1. parameterブロック：#( parameter WIDTH = 8 )をmodule名とポートリストの間に置きます。デフォルト値8は誰もオーバーライドしないときにmoduleが使う値です。
2. 使用箇所：output reg [WIDTH-1:0] count。parameterは単なる定数で、ビット範囲に差し込みます。同じmoduleソースがWIDTHに応じて8ビットまたは16ビット出力を生成します。
3. オーバーライド構文：インスタンス化時のcounter #(.WIDTH(16)) dut16(...)。#(...)ブロックはinstance名の前、module名の後に置きます。指定しないparameterはデフォルトのままです。

localparam：内部定数

呼び出し側に オーバーライドさせたくない 定数があります。state encodingが典型例です：

module fsm(input wire clk, input wire reset, input wire go, output reg busy);
    // stateは実装の詳細。外部からは誰も気にすべきでない。
    localparam IDLE    = 2'd0;
    localparam RUNNING = 2'd1;
    localparam DONE    = 2'd2;

    reg [1:0] state;

    always @(posedge clk) begin
        if (reset) state <= IDLE;
        else begin
            case (state)
                IDLE:    if (go) state <= RUNNING;
                RUNNING: state <= DONE;
                DONE:    state <= IDLE;
            endcase
        end
    end

    always @(*) busy = (state != IDLE);
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg go = 0;
    wire busy;

    fsm dut(.clk(clk), .reset(reset), .go(go), .busy(busy));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  go = 1;
        #10 go = 0;
        #40 $finish;
    end

    always @(posedge clk) $display("t=%0t state=%0d busy=%b", $time, dut.state, busy);
endmodule

localparamはIDLE、RUNNING、DONEをmodule内で利用可能にしますが、インスタンス化時にオーバーライド可能にはしません。これが正しい選択です。IDLEの意味するstate値を外から変えるのは怖すぎます。

呼び出し側が設定すべきもの（幅、深さ、挙動オプション）にはparameterを、それ以外にはlocalparamを使ってください。一般的なパターンはlocalparamをparameterから導出することです：

parameter WIDTH = 32;
localparam WIDTH_M1 = WIDTH - 1;   // 一度計算される、オーバーライド不可

実践でのparameter化された幅

parameterの最も一般的な使い方はバス幅を柔軟にすることです。任意の幅で動作するadderはこちら：

module adder #(
    parameter WIDTH = 8
)(
    input  wire [WIDTH-1:0] a,
    input  wire [WIDTH-1:0] b,
    output wire [WIDTH:0]   sum    // キャリーアウトのために+1
);
    assign sum = a + b;
endmodule

module test;
    reg  [3:0]  a4, b4;
    wire [4:0]  sum4;
    reg  [15:0] a16, b16;
    wire [16:0] sum16;

    adder #(.WIDTH(4))  small(.a(a4),  .b(b4),  .sum(sum4));
    adder #(.WIDTH(16)) big  (.a(a16), .b(b16), .sum(sum16));

    initial begin
        a4  = 4'd9;       b4  = 4'd8;
        a16 = 16'd60000;  b16 = 16'd10000;
        #1;
        $display("small: %0d + %0d = %0d", a4,  b4,  sum4);
        $display("big  : %0d + %0d = %0d", a16, b16, sum16);
        $finish;
    end
endmodule

1つのソースファイル、2つのinstance、2つの異なる幅、コピペなし。これがparameterの全体の見返りです。

複数のparameter、名前付きオーバーライド

大きなmoduleでは複数のparameterを持つことが多くなります。任意の順序で名前でオーバーライドします：

module fifo #(
    parameter WIDTH = 8,
    parameter DEPTH = 16,
    parameter AFULL = DEPTH - 2
)(
    input  wire             clk,
    input  wire             reset,
    // ... ports ...
);
    // ...
endmodule

// 呼び出し側で:
fifo #(.WIDTH(32), .DEPTH(1024)) cmd_queue (.clk(clk), .reset(reset), ...);

すべてのparameterをオーバーライドする必要はなく、言及されないものはデフォルトのままです。例のAFULLのデフォルトはDEPTHから計算されているので、DEPTHをオーバーライドすればAFULLは自動的に追従します。呼び出し側に独立してAFULLをオーバーライドさせたくない場合は、localparamも同じ依存関係を扱える、というのと正に一致します。

よくある間違い

オーバーライドで#を忘れる。 counter (.WIDTH(16)) dut(...)はオーバーライドのように見えますが、Verilogは(.WIDTH(16))をポート接続として読みます。counter #(.WIDTH(16)) dut(...)が必要です。

定数として十分でない場所でparameterを使う。 parameterはelaboration時、signalが存在する前に解決されます。ランタイムsignalにparameter化することはできません。値がシミュレーション時の入力の振る舞いに依存するなら、それはparameterではなくロジックです。

ポートリストでparameterとlocalparamを混同する。 トップの#(...)ブロックに入るのはparameterだけです。localparamはbody内です。入れ替えるとコンパイラが教えてくれます。

次に読むもの

これでコンパイル時にサイズが決まるmoduleを作れます。次の2つのドキュメントは、リテラル定数（8'h1F、4'b1010、32'd100）の書き方、そしてsignalが駆動されていなかったり競合したりするときに現れるxとzの値のルールを扱います。その後、operatorに移ります。これで見てきたvectorとparameterでできるすべてです。