Verilog wire vs reg：どちらをいつ使うか（例つき）

2つの名前、1つの役割

Verilogのすべてのsignalには型があります。最初に出会う2つはwireとregです。両方とも値を保持できます。両方ともシングルビットでもマルチビットでも可能です。違いはsignalが 何であるか ではなく、 誰が駆動するか です。

• wire signalは手続きブロックの 外側 から駆動されます。assign文、サブmoduleの出力、またはmoduleの入力ポートからです。
• reg signalは手続きブロックの 内側 から駆動されます。initialまたはalwaysです。

それがルールの全部です。キーワード名はモダンなVerilogの書き方より前のものなので不格好です。regは 常に ハードウェアのregisterになるわけではありません。理由は読み進めてください。

Wire：連続的な接続

wireは電気的なwireです。ドライバが生成しているものを連続的に運びます。wireが駆動される2つの方法：

module wires(input wire a, input wire b, output wire y, output wire z);
    // 連続代入で駆動される。
    assign y = a & b;

    // サブmoduleの出力で駆動される - 完全性のために示している。
    // (実際のサブmoduleはここでは省略)
    assign z = a | b;
endmodule

module test;
    reg a, b;
    wire y, z;

    wires dut(.a(a), .b(b), .y(y), .z(z));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b z=%b", a, b, y, z);
        end
        $finish;
    end
endmodule

3つの注目点：

• yとzはmodule内でwire、testbenchでも再びwireと宣言されています。
• それらはassignで駆動されます。連続代入形式です。=の右辺はそこにあるsignalが変わるたびに再計算されます。
• alwaysブロック内でyをwireのままにしてy = a & bと書くことは できません 。コンパイラが拒否します。

wireキーワードを忘れると、Verilogはsignalを暗黙的に1ビットwireとして宣言します。便利なこともあれば、静かなバグの原因にもなります。多くのチームは暗黙的なwireでエラーにするツールオプションを有効にしています。明示的にして、罠を避けましょう。

Reg：手続きブロック内のストレージ

regはinitialまたはalways内で代入するsignalです。名前は言語の初期に「register」のように聞こえた名残です。モダンな使い方では、regは単に 手続き的コードが書き込むsignalの型 です。

module regs(input wire clk, input wire reset, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    regs dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk) $display("t=%0t count=%0d", $time, count);
endmodule

countはmodule内ではreg（alwaysブロックが書き込むから）で、testbench内ではwire（DUTの出力ポートが駆動するから）です。同じsignal、異なる役割、各スコープで異なる型です。

なぜ「Reg」が常に「Register」を意味しないか

これは最もよくある初心者の罠です。このmoduleはyをregとして宣言していますが、合成されたハードウェアにはflip-flopが含まれません：

module not_a_register(input wire a, input wire b, output reg y);
    always @(*) begin
        y = a & b;
    end
endmodule

module test;
    reg a, b;
    wire y;

    not_a_register dut(.a(a), .b(b), .y(y));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b", a, b, y);
        end
        $finish;
    end
endmodule

always @(*)ブロックは どの 入力変化にも感応します。組み合わせです。合成ツールはこのパターンを見てAND gateを生成します。flip-flopもクロックもなく、ロジックだけです。regキーワードは、yがalways内で代入されるから純粋に構文上の要件として必要なだけです。

実際のflip-flopを得るには、alwaysブロックがクロックエッジに感応する必要があります：

always @(posedge clk) begin
    q <= d;
end

これが「合成ツールよ、flip-flopを作って」パターンです。クロック同期の感応リスト、非blocking代入。同じregキーワード、まったく異なるハードウェア。区別はAlways BlockとBlocking vs Non-blockingで扱います。

実用上の判断

signalを宣言するたびに自問してください：「どう駆動するか？」

• assignで駆動？ → wire。
• サブmoduleの出力ポートに接続？ → wire。
• moduleの入力ポート？ → wire。（inputは常にwire。）
• initialまたはalwaysから駆動？ → reg。
• 手続き的コードで駆動するmoduleの出力ポート？ → output reg。
• assignで駆動するmoduleの出力ポート？ → output wire。（または単にoutput。方向だけでwireをデフォルトとする。）

この判断木はプレーンVerilogで出会うすべての状況をカバーします。

ドライバの競合

wiresignalは理論上 複数 のドライバを持てます。それがtri-stateバスの動作で、複数のmoduleが同じwireを駆動でき、非アクティブのものはハイインピーダンス（z）になります。通常のロジックでは、同じwireに2つのassignを書くと未定義動作になります：

assign y = a;
assign y = b;   // 悪い - yに2つのドライバ

シミュレータは片方を選ぶかもしれないし、signalをxにするかもしれず、ツール次第です。どちらにせよバグです。バスを明示的に作る場合以外、1つのwireに1つのドライバ。

regsignalは1つの手続きブロックからしか駆動できません。2つのalwaysブロックが同じregに代入することは合成エラーで、シミュレーションでも奇妙です。同じルール：1つのドライバ。

SystemVerilogのアップデート：logic

SystemVerilog（Verilogが進化したスーパーセット）は、両方を置き換える単一のキーワードlogicを追加しました。logicsignalはassignまたは手続きブロックで駆動できます（ただし両方ではない）。コンパイラは多ドライバのバグを誤って作るのを止めてくれます。

module modern(input logic a, input logic b, output logic y);
    assign y = a ^ b;
endmodule

新しいプロジェクトを始めて、ツールがSystemVerilogをサポートしている（このページのエディタは-g2012でサポート）なら、どこでもlogicを使えばルールが簡単になります。プレーンの.vファイルは依然としてwire/regの分割が必要で、両スタイルとも今後ずっと現場で見られるでしょう。

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