Verilog 数値リテラル：2進数、16進数、10進数、サイズ付き定数

sizedリテラルの構造

Verilogリテラルは最大3つの部分を持ちます：

8'b1010_1100
│  │ │
│  │ └─ 選択したbaseでの桁
│  └─── base指定子: b (2進), h (16進), d (10進), o (8進)
└────── ビット幅（10進）

左から右に読む：「8ビット値、2進で、桁は10101100」。これは10進で172、16進で0xAC、どちらの書き方でも同じビット列です。幅はコンパイラに正確に何ビット割り当てるかを伝え、baseは桁の解釈方法を伝えます。

アンダースコアは視覚的セパレータです。32'b1010_1100_0011_0101は32'b1010110000110101と同じです。使いましょう。

4つのbase

module bases;
    initial begin
        $display("binary  4'b1010 = %0d", 4'b1010);   // 10
        $display("hex     8'hFF   = %0d", 8'hFF);     // 255
        $display("decimal 16'd100 = %0d", 16'd100);   // 100
        $display("octal   6'o77   = %0d", 6'o77);     // 63
        $finish;
    end
endmodule

16進（h）は4ビットを超えるあらゆるものの標準です。2進（b）はビットパターンを直接読みたいときの標準です。10進（d）は人間にとって意味のあるカウント用。8進（o）は存在しますが、ほぼ目にしません。

16進の桁は大文字小文字を区別しません：8'hABと8'habは同じです。

値が幅に収まらない場合

桁が宣言した幅を満たさないと、Verilogは 左側にゼロ拡張 します：

8'b101       // 8'b00000101と等価 (= 5)
8'hF         // 8'h0Fと等価        (= 15)

桁が宣言した幅を 超える と、Verilogは 上位ビットを切り詰め ます（警告つき）：

4'hFF        // 4'hFに切り詰め、シミュレータが警告
4'b10000     // 4'b0000に切り詰め

警告は味方です。抑制しないでください。

sized vs unsized

幅 のない リテラル：

'd10    // unsized、デフォルトサイズ(≥32ビット)を取る
10      // これもunsized - baseなしは10進を意味する

unsizedリテラルはほとんどのツールで32ビットがデフォルトです。これはバグの一つのクラスの源です：

reg [7:0] count;
if (count == -1) ...      // -1はunsignedな32ビット; 比較がおかしくなる

修正は-1の代わりに8'hFF、または8'd255、または{8{1'b1}}と書くことです。幅指定の式で使われるリテラルは常にsizedにしてください。

unsizedリテラルが許される唯一の場所は、testbenchのforループの整数カウンタで、integerが幅広いので意外なことは起きません。

signedリテラル

デフォルトでは、sizedリテラルは unsigned です：

8'd255   // unsigned 255
8'b1111_1111   // unsigned 255 - 同じビットパターン、ただ書き方が違うだけ

リテラルをsignedとして解釈したい場合、アポストロフィの後にsを追加します：

8'sd10           // signed 10
8'sb1111_1111    // signed -1（2の補数）

sフラグが重要なのは：

• <<<と>>>演算子（算術シフト）。signedオペランドを符号拡張します。
• signed混在式の比較演算子。
• $signed/$unsignedキャスト。

通常のバスsignalの算術では、sは外しておきます。

XとZを含む数値リテラル

リテラル桁はx（未知）またはz（ハイインピーダンス）にできます：

module xz_literals;
    initial begin
        $display("partial unknown: %b", 8'b1010_xxxx);
        $display("partial high-Z:  %b", 8'b0000_zzzz);
        $display("all unknown:     %b", 8'bx);
        $finish;
    end
endmodule

8'bxは「全8ビット未知」の略記です。値が宣言された幅を満たすように伝播されます。xの桁は状態機械のdefaultケースや初期化でよく使われます。意味論はXとZの値で扱います。

sizedリテラルが実践でどこに現れるか

実際のmoduleを書き始めると、sizedリテラルはあちこちに現れます：

// バス幅
input  wire [31:0] addr;
wire [31:0] zero = 32'h0;
wire [31:0] all_ones = 32'hFFFF_FFFF;

// State encoding
localparam IDLE = 3'd0;
localparam BUSY = 3'd1;
localparam DONE = 3'd2;

// マスク
wire is_msb_set = data & 32'h8000_0000;

// 比較
if (counter == 8'd255) ...

// reset値
always @(posedge clk) begin
    if (reset) data_out <= 8'd0;
    else       data_out <= data_in;
end

パターンは一貫しています。幅を書く、baseを書く、桁を書く。手にするすべてのリテラルが同じ形です。

試運転

module literal_tour;
    reg [7:0]  byte_val;
    reg [15:0] word_val;
    reg [31:0] big_val;

    initial begin
        byte_val = 8'hAC;
        word_val = 16'b1010_1100_0011_0101;
        big_val  = 32'd1_000_000;

        $display("byte_val = %h (decimal %0d)", byte_val, byte_val);
        $display("word_val = %h (decimal %0d)", word_val, word_val);
        $display("big_val  = %h (decimal %0d)", big_val,  big_val);

        // アンダースコアは視覚的なものに過ぎない。
        if (32'd1_000_000 == 32'd1000000) $display("yes, underscores are ignored");

        $finish;
    end
endmodule

これでVerilog moduleが必要とする任意の定数を書くのに必要なものすべてが揃いました。データ型の話の最後の一片は、signalがきれいな0や1でないときに何が起こるか、つまりxとzの値です。