Verilog wire vs reg: kiedy używać którego (z przykładami)

Dwie nazwy, jedno zadanie

Każdy sygnał w Verilogu ma typ. Pierwsze dwa typy, które poznasz, to wire i reg. Oba mogą przechowywać wartość. Oba mogą być jednobitowe albo wielobitowe. Różnica nie dotyczy tego, czym sygnał jest, tylko tego, co nim steruje.

• Sygnały wire są sterowane poza blokami proceduralnymi: przez instrukcje assign, przez wyjścia podmodułów albo przez porty wejściowe modułu.
• Sygnały reg są sterowane wewnątrz bloków proceduralnych: initial lub always.

To cała reguła. Nazwy słów kluczowych są niezręczne, bo powstały, zanim wykształcił się nowoczesny sposób pisania w Verilogu. reg nie zawsze staje się rejestrem w sprzęcie. Czytaj dalej, żeby dowiedzieć się dlaczego.

Wire: połączenie ciągłe

wire to przewód elektryczny. Nieprzerwanie przenosi to, co wytwarza jego źródło (driver). Przewód może być sterowany na dwa sposoby:

module wires(input wire a, input wire b, output wire y, output wire z);
    // Driven by a continuous assignment.
    assign y = a & b;

    // Driven by a sub-module output - shown for completeness.
    // (the actual sub-module is omitted here)
    assign z = a | b;
endmodule

module test;
    reg a, b;
    wire y, z;

    wires dut(.a(a), .b(b), .y(y), .z(z));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b z=%b", a, b, y, z);
        end
        $finish;
    end
endmodule

Warto zauważyć trzy rzeczy:

• y i z są zadeklarowane jako wire w module i ponownie jako wire w testbenchu.
• Steruje nimi assign, czyli forma przypisania ciągłego. Prawa strona = jest obliczana na nowo, gdy zmieni się którykolwiek sygnał, który się w niej pojawia.
• Nie możemy napisać y = a & b w bloku always, zostawiając y jako wire. Kompilator by to odrzucił.

Jeśli zapomnisz słowa kluczowego wire, Verilog niejawnie zadeklaruje sygnał jako jednobitowy wire. Czasem jest to wygodne, a czasem to cichy błąd. Większość zespołów włącza w narzędziu opcję, która zgłasza błąd przy niejawnych przewodach. Pisz jawnie i omiń tę pułapkę.

Reg: przechowywanie wartości w bloku proceduralnym

reg to sygnał, do którego przypisujesz wartość w initial lub always. Nazwa to relikt wczesnych lat języka, gdy "reg" kojarzyło się z "register". We współczesnym użyciu reg to po prostu typ każdego sygnału, do którego zapisuje kod proceduralny.

module regs(input wire clk, input wire reset, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    regs dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk) $display("t=%0t count=%0d", $time, count);
endmodule

count jest typu reg w module (bo zapisuje do niego blok always) i typu wire w testbenchu (bo steruje nim port wyjściowy DUT). Ten sam sygnał, różne role, różne typy w każdym zasięgu.

Dlaczego "reg" nie zawsze oznacza "rejestr"

Oto najczęstsza pułapka początkujących. Ten moduł deklaruje y jako reg, ale zsyntezowany sprzęt nie zawiera przerzutnika:

module not_a_register(input wire a, input wire b, output reg y);
    always @(*) begin
        y = a & b;
    end
endmodule

module test;
    reg a, b;
    wire y;

    not_a_register dut(.a(a), .b(b), .y(y));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b", a, b, y);
        end
        $finish;
    end
endmodule

Blok always @(*) reaguje na każdą zmianę wejścia. Jest kombinacyjny. Narzędzie do syntezy rozpoznaje ten wzorzec i tworzy bramkę AND: bez przerzutnika, bez zegara, sama logika. Słowo kluczowe reg jest tu wyłącznie wymogiem składni, bo y jest przypisywane w bloku always.

Żeby dostać prawdziwy przerzutnik, blok always musi reagować na zbocze zegara:

always @(posedge clk) begin
    q <= d;
end

To wzorzec "narzędzie do syntezy, zrób mi przerzutnik": lista czułości z zegarem i przypisanie nieblokujące. To samo słowo kluczowe reg, zupełnie inny sprzęt. To rozróżnienie omawiamy w częściach Blok always oraz Przypisania blokujące i nieblokujące.

Decyzja w praktyce

Za każdym razem, gdy deklarujesz sygnał, zapytaj: jak będę nim sterować?

• Sterowanie przez assign? → wire.
• Podłączenie do portu wyjściowego podmodułu? → wire.
• Port wejściowy modułu? → wire. (Wejścia są zawsze typu wire.)
• Sterowanie z initial lub always? → reg.
• Port wyjściowy modułu sterowany kodem proceduralnym? → output reg.
• Port wyjściowy modułu sterowany przez assign? → output wire. (Albo po prostu output, bo sam kierunek domyślnie oznacza wire.)

To drzewo decyzyjne obejmuje każdą sytuację, jaką napotkasz w zwykłym Verilogu.

Konflikty sterowania

Sygnały wire mogą teoretycznie mieć wiele źródeł. Tak działają magistrale trójstanowe, w których kilka modułów może sterować tym samym przewodem, a nieaktywne przechodzą w stan wysokiej impedancji (z). W zwykłej logice dwie instrukcje assign zapisujące ten sam przewód dają niezdefiniowane zachowanie:

assign y = a;
assign y = b;   // BAD - y has two drivers

Symulator może wybrać jedno z nich albo ustawić sygnał na X, zależnie od narzędzia. Tak czy inaczej to błąd. Jedno źródło na przewód, chyba że świadomie budujesz magistralę.

Sygnały reg mogą być sterowane tylko z jednego bloku proceduralnego. Dwa bloki always przypisujące ten sam reg to błąd syntezy i dziwne zachowanie w symulacji. Ta sama zasada: jedno źródło.

Nowość z SystemVeriloga: logic

SystemVerilog (nadzbiór, w który rozwinął się Verilog) dodaje jedno słowo kluczowe, które zastępuje oba: logic. Sygnałem logic może sterować assign albo blok proceduralny, ale nie oba naraz, a kompilator nie pozwoli ci przypadkiem stworzyć błędu z wieloma źródłami.

module modern(input logic a, input logic b, output logic y);
    assign y = a ^ b;
endmodule

Jeśli zaczynasz projekt od zera, a twoje narzędzie obsługuje SystemVerilog (edytor na tej stronie obsługuje, z -g2012), używanie wszędzie logic upraszcza reguły. Zwykłe pliki .v wciąż wymagają podziału na wire/reg, a w prawdziwym kodzie zawsze będziesz spotykać oba style.

Co dalej

Następna strona, Wektory i tablice, bierze te same dwa typy i pokazuje, jak zrobić z nich sygnały wielobitowe. Szerokości magistral, zakresy, wymiary packed, różnica między wektorem bitów a tablicą wektorów. Wszystko, czego potrzebujesz, zanim zbudujesz coś większego niż jednobitowy sumator.